I2S-väyläliitynnän toteutus FPGA-piirille
| Autor: | Junttila, J. (Joel) |
|---|---|
| Jazyk: | finština |
| Rok vydání: | 2017 |
| Předmět: | |
| Druh dokumentu: | bachelorThesis |
| Popis: | Tutkimuksen aiheena oli tehdä toimiva I2S-väylä protokolla ja tutkia voiko piiriä luoda FPGA-piirille. Piirille tehtiin RTL-toteutus SystemVerilog kovonkuvauskielellä. Sen jälkeen piirille ajettiin FPGA-synteesi Alteran Cyclone 5 GX FPGA-piirille. Suurin kellotaajuus oli 263,5 MHz ja logiikkalohkoja käytettiin 18 kappaletta. Lopuksi tutkittiin päästiinkö tavotteisiin. The subject of the Bachelor’s Thesis was to create a workable I2S bus protocol and to examine if it is possible to create the I2S circuit to FPGA. RTL-model was made to the circuit with a hardware description language SystemVerilog. After that FPGA synthesis was execute to the Altera’s Cyclone 5 GX. The maximum clock frequency was 263,5 MHz and 18 logic blocks were used. Finally, the end results were examined to see if they met the objectives of this study. |
| Databáze: | Networked Digital Library of Theses & Dissertations |
| Externí odkaz: |
|