| Autor: |
José A. Castaño, Yamila Mateu, Valery Moreno, Alejandro Cabrera |
| Jazyk: |
Spanish; Castilian |
| Rok vydání: |
2020 |
| Předmět: |
|
| Zdroj: |
Serie Científica de la Universidad de las Ciencias Informáticas, Vol 13, Iss 8, Pp 121-132 (2020) |
| Druh dokumentu: |
article |
| ISSN: |
2306-2495 |
| Popis: |
En este trabajo se implementa un Procesador Generador de Combinaciones para una Red de Procesadores Evolutivos (NEP). El objetivo principal es implementar en Hardware un Procesador Generador de Combinaciones y una Red de Procesadores Evolutivos para solucionar el problema de los Tres Colores. El proyecto fue desarrollado utilizando la herramienta ISE Design Suite 14.7 de Xilinx, utilizando como lenguaje de descripción de hardware VHDL. Para la simulación se utilizó la herramienta ISim 14.7, también de Xilinx. La implementación en hardware fue a través de un FPGA Spartan-6 LX45 de Xilinx, contenido en un kit de desarrollo Atlys Board de Digilent. El resultado del trabajo demuestra la viabilidad de la implementación en hardware de algoritmos paralelos para solucionar problemas NP – Completos, utilizando pocos recursos de la FPGA, de forma fiable y rápida. Se muestran imágenes de la simulación realizada y tablas que avalan los resultados. |
| Databáze: |
Directory of Open Access Journals |
| Externí odkaz: |
|
