| Popis: |
Bu tez çalışmasında, UML 2 temel alınarak sistem mühendisliği uygulamaları için genişletilen bir diyagram dili olan SysML ile modellemenin yapılabileceği açık kaynak kodlu yazılım geliştirilmiştir. Geliştirilen bu yazılım ile, özellikle sayısal elektronik sistemlerinin yapısal modelinin oluşturulması ve oluşturulan bu yapısal model üzerinden de VHDL tasarımının otomatik üretilmesi amaçlanmıştır. Örnek uygulamalar üzerinde yapılan çalışmalarda, yapısal modelden otomatik olarak VHDL tasarımı üretilebileceği görülmüştür. Bununla birlikte mevcut SysML modelleme yazılımları da bu tez çalışması kapsamında incelenmiştir. In this thesis, an open source software that allows modeling with SysML, a diagram language developed by extending UML-2 for systems engineering applications, is developed. This software specifically aims structural modeling of digital electronic systems and automatic generation of VHDL designs over these models. Through experimental designs, VHDL designs are generated automatically from structural models. Existing SysML modeling software are also comparatively examined. |
