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With the exponential growth of the embedded systems and the so-called IoT objects, the need of reducing power consumption for environmental and economic considerations requires better power-saving techniques without compromising circuit performances. However, CMOS transistors are achieving their physical limits in terms of scaling and the opportunities to enhance the integrated circuit will be more on the design side than on the technology side. Thereto, it is noticeable that complex digital circuits spent a significant amount of energy during idle periods and tend to activate much more blocks than needed. This drawback results from the usage of the synchronous paradigm. Asynchronous circuits provide intrinsic and local signals that mitigate the unnecessary block activation in circuits and offers an intrinsic idle mode. Moreover, these signals are usable to locally manage body-bias voltages in Fully Depleted Silicon On Insulator (FD-SOI) in order to save power. This thesis proposes a design strategy dedicated to asynchronous circuits exploiting the body-biasing facilities of the FD-SOI technology. Firstly, an analysis of the FD-SOI technology has been made in order to analyze the new degrees of freedom offered to the designers by mainly controlling the transistor threshold voltage (Vth) thanks to body-biasing effect. This latter is indeed able to change the transistor speed and power consumption. Secondly, a body-biasing standard cell based on a level shifter architecture has been designed in order to locally adapt the body-biasing voltage. Thirdly, we proposed a distributed activity-driven strategy easily managing a large number of Body-Biasing Domains (BBDs). Lastly, the aforementioned techniques have been implemented and tested in a chip designed in 28 nm FD-SOI technology from STMicroelectronics.; Avec la croissance exponentielle des systèmes embarqués et des objets appelés IoT, le besoin de réduire la consommation d'énergie pour des raisons environnementales et également économiques exige de meilleures techniques d'économie d'énergie sans compromettre les performances des circuits. Cependant, les transistors CMOS atteignent leurs limites physiques en termes d'échelle et les possibilités d'améliorer le circuit intégré seront plus du côté de la conception que de la technologie. On remarque à cet égard que les circuits numériques complexes dépensent beaucoup d'énergie pendant les périodes d'inactivité et ont tendance à activer beaucoup plus de blocs logiques que ce qu'il en faut. Cet inconvénient résulte de l'utilisation du paradigme synchrone. Les circuits asynchrones offrent des signaux intrinsèques et locaux qui atténuent l'activation inutile des blocs dans les circuits et offrent un mode de ralenti intrinsèque. De plus, ces signaux sont utilisables pour gérer localement les tensions de polarisation dans l'isolateur FD-SOI (Fully Depleted Silicon On Insulator) afin d'économiser l'énergie. Cette thèse propose une stratégie de conception dédiée aux circuits asynchrones exploitant les possibilités de polarisation du substrat de la technologie FD-SOI. Tout d'abord, une analyse de la technologie FD-SOI a été réalisée afin d'analyser les nouveaux degrés de liberté offerts aux concepteurs en contrôlant principalement la tension de seuil des transistors (Vth) grâce à l'effet de polarisation du substrat. Ce dernier est en effet capable de modifier la vitesse du transistor et la consommation d'énergie. Deuxièmement, une cellule standard de polarisation du corps basée sur une architecture de level shifter a été conçue afin d'adapter localement la tension de polarisation du substrat. Troisièmement, nous avons proposé une stratégie distribuée pilotée par l'activité qui permet de gérer facilement un grand nombre de domaines à biais corporel (BBDs). Finalement, les techniques mentionnées ci-dessus ont été mises en œuvre et testées dans une puce conçue en technologie FD-SOI 28 nm de STMicroelectronics. |
