High-performance/Low-power Cache Architectures for Merged DRAM/Logic LSIs
| Jazyk: | japonština |
|---|---|
| Rok vydání: | 2001 |
| Zdroj: | 情報処理学会論文誌. 42(3):419-431 |
| ISSN: | 0387-5806 |
| Popis: | DRAMとロジックの混載は, 21世紀のSOC(System-On-a-Chip)時代を支える最も重要な技術の1つである.従来は分チップ構成であったCPUと主記憶を1チップ化することにより, 今までにない新しい計算機構成法の実現が可能となる.本稿では, 特にオンチップ・メモリシステムに焦点を当て, 著者らがこれまでに提案してきたDRAM/ロジック混載LSI向けキャッシュ・アーキテクチャについて議論する.これらのキャッシュは, DRAM/ロジック混載LSIの特徴である高オンチップ・メモリバンド幅を有効に活用し, その潜在能力を引き出すことで, 高性能かつ低消費エネルギーなオンチップ・メモリシステムの実現を可能にする. Integrating main memory and microprocessors into the same chip is one of the most important technologies for future SOC(System-On-a-Chip). The integration makes it possible to realize novel memory architectures because of eliminating the chip boundary between the main memory and microprocessors. This paper discusses cache architectures for high-performance/low-power memory systems on merged DRAM/logic LSIs. The caches make good use of the attainable high on-chip memory bandwidth, and try to bring out potential advantages of the merged DRAM/logic LSIs. |
| Databáze: | OpenAIRE |
| Externí odkaz: |
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