An improved mobility model for FDSOI TriGate and other multi-gate Nanowire MOSFETs down to nanometer-scaled dimensions

Autor: J. Pelloux-Prayer, Mikael Casse, Zaiping Zeng, S. Barraud, G. Reimbold, François Triozon, Yann-Michel Niquet
Přispěvatelé: Commissariat à l'énergie atomique et aux énergies alternatives - Laboratoire d'Electronique et de Technologie de l'Information (CEA-LETI), Direction de Recherche Technologique (CEA) (DRT (CEA)), Commissariat à l'énergie atomique et aux énergies alternatives (CEA)-Commissariat à l'énergie atomique et aux énergies alternatives (CEA), Laboratory of Atomistic Simulation (LSIM ), Modélisation et Exploration des Matériaux (MEM), Institut de Recherche Interdisciplinaire de Grenoble (IRIG), Direction de Recherche Fondamentale (CEA) (DRF (CEA)), Commissariat à l'énergie atomique et aux énergies alternatives (CEA)-Commissariat à l'énergie atomique et aux énergies alternatives (CEA)-Direction de Recherche Fondamentale (CEA) (DRF (CEA)), Commissariat à l'énergie atomique et aux énergies alternatives (CEA)-Commissariat à l'énergie atomique et aux énergies alternatives (CEA)-Université Grenoble Alpes [2016-2019] (UGA [2016-2019])-Institut de Recherche Interdisciplinaire de Grenoble (IRIG), Commissariat à l'énergie atomique et aux énergies alternatives (CEA)-Commissariat à l'énergie atomique et aux énergies alternatives (CEA)-Université Grenoble Alpes [2016-2019] (UGA [2016-2019]), Université Grenoble Alpes [2016-2019] (UGA [2016-2019])-Institut de Recherche Interdisciplinaire de Grenoble (IRIG), Deutsch, Thierry
Jazyk: angličtina
Rok vydání: 2017
Předmět:
Zdroj: 2017 IEEE SOI-3D-Subthreshold Microelectronics Technology Unified Conference (S3S)
2017 IEEE SOI-3D-Subthreshold Microelectronics Technology Unified Conference (S3S), Oct 2017, Burlingame, France. pp.1-3
Popis: We hereby present the experimental validation of a semi-analytical model for the size-dependent carrier mobility in FDSOI TriGate Nanowire transistors. The model is based on simple interpolation between a square narrow Si NW and wide FDSOI or vertical Double Gate (DG) limiting cases. We demonstrate its suitability to NMOS and PMOS devices with various H and W dimensions, as well as for different channel orientations. This model brings significant improvement to the simpler facets model, and evidences the contribution of corner areas.
Databáze: OpenAIRE