Redução de 'jitter' de justificação na hierarquia digital sincrona
| Autor: | Fudoli, Tania Regina Tronco |
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| Přispěvatelé: | Scarabucci, Rege Romeu, 1937, Universidade Estadual de Campinas. Faculdade de Engenharia Elétrica, Programa de Pós-Graduação em Engenharia Elétrica, UNIVERSIDADE ESTADUAL DE CAMPINAS |
| Rok vydání: | 2021 |
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| Zdroj: | Biblioteca Digital de Teses e Dissertações da Universidade Estadual de Campinas (UNICAMP) Universidade Estadual de Campinas (UNICAMP) instacron:UNICAMP |
| DOI: | 10.47749/t/unicamp.1992.62595 |
| Popis: | Orientador : Rege Romeu Scarabucci Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica Resumo: A evolução das redes de comunicações digitais fez surgir novos tipos de multiplexadores que são otimizados para o transporte de sinais de dados s{ncronos. A padronização destes novos tipos de multiplexadores vem sendo feita pelo CCITT ("Intemational Telegraph and Telephone Consultative Committee"), através da Hierarquia Digital Síncrona (HDS). Com o desenvolvimento dos multiplexadores da HDS surgiu a necessidade de analisar as principais fontes de "jitter" nessa hierarquia. Também tomou-se necessário desenvolver métodos de redução de "jitter". O processo de justificação de bit e justificação de byte utilizado na HDS introduz "jitter" de baixa freqüência - "jitter" de justificação -, que pode afetar o sinal recuperado após a operação de demultiplexagem. Este trabalho analisa a origem do "jitter" de justificação na HDS e os métodos existentes para redução desse "jitter", sendo que um novo método é sugerido. Além disso, são descritos os princípios básicos da multiplexagem síncrona Abstract: Not informed. Mestrado Mestre em Engenharia Elétrica |
| Databáze: | OpenAIRE |
| Externí odkaz: |
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