Parallel CN-VN processing for NB-LDPC decoders
| Autor: | Cedric Marchand, Emmanuel Boutillon, Ali Chamas Al Ghouwayel, Hassan Harb, Laura Conde-Canencia |
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| Přispěvatelé: | Equipe Hardware ARchitectures and CAD tools (Lab-STICC_ARCAD), Laboratoire des sciences et techniques de l'information, de la communication et de la connaissance (Lab-STICC), École Nationale d'Ingénieurs de Brest (ENIB)-Université de Bretagne Sud (UBS)-Université de Brest (UBO)-École Nationale Supérieure de Techniques Avancées Bretagne (ENSTA Bretagne)-Institut Mines-Télécom [Paris] (IMT)-Centre National de la Recherche Scientifique (CNRS)-Université Bretagne Loire (UBL)-IMT Atlantique Bretagne-Pays de la Loire (IMT Atlantique), Institut Mines-Télécom [Paris] (IMT)-École Nationale d'Ingénieurs de Brest (ENIB)-Université de Bretagne Sud (UBS)-Université de Brest (UBO)-École Nationale Supérieure de Techniques Avancées Bretagne (ENSTA Bretagne)-Institut Mines-Télécom [Paris] (IMT)-Centre National de la Recherche Scientifique (CNRS)-Université Bretagne Loire (UBL)-IMT Atlantique Bretagne-Pays de la Loire (IMT Atlantique), Institut Mines-Télécom [Paris] (IMT), École d'ingénieur généraliste en informatique et technologies du numérique (EFREI), Equipe CODES (Lab-STICC_CODES), Université de Bretagne Sud (UBS) |
| Rok vydání: | 2021 |
| Předmět: |
Signal processing
Computer science ASIC Min-Sum Novelty Parallel computing Channel coding NB-LDPC [SPI.TRON]Engineering Sciences [physics]/Electronics Variable (computer science) Factor (programming language) Point (geometry) Node (circuits) Low-density parity-check code computer Decoding methods computer.programming_language |
| Zdroj: | SiPS IEEE Workshop on Signal Processing Systems (SiPS'2021) IEEE Workshop on Signal Processing Systems (SiPS'2021), Oct 2021, combria, Portugal |
| Popis: | International audience; In this paper, a novel and innovative approach to implement the check node and variable node phases of the EMS algorithm is proposed. The novelty is not only from the hardware side, but also from the algorithmic point of view. An unusual manner of processing some steps of the check and variable nodes are shown. The performance and implementation results are promising to dig deeper in this work. Compared to its serial counterpart, the synthesis results of the proposed architecture show a factor gain greater than two in terms of area efficiency, with negligible performance loss. |
| Databáze: | OpenAIRE |
| Externí odkaz: |
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