On the electrical stability of 2D material-based field-effect transistors

Autor: Knobloch, Theresia
Jazyk: angličtina
Rok vydání: 2022
Předmět:
DOI: 10.34726/hss.2022.98523
Popis: Over the past decades, the continued scaling of transistors has reduced the energy consumption for every switching event and has increased the computational power of integrated circuits. However, nowadays, state-of-the-art silicon technology is reaching its physical limits and two-dimensional (2D) materials hold the promise of continued scaling down to dimensions of a few nanometers. In contrast to silicon, 2D materials maintain sizable mobilities in atomically thin layers. Gate control is enhanced over such thin channels, thereby mitigating short-channel effects in ultrascaled devices. Therefore, the community has devoted considerable efforts to develop performant, competitive and reliable field-effect transistors (FETs) based on 2D semiconductors. While numerous 2D semiconductors have been explored as channel materials and tremendous progress was made regarding the contacts to 2D materials,the equally important challenge of finding suitable gate insulators has yet received little attention. This thesis addresses this challenge of identifying good gate insulators, which is inherently linked to the goal of achieving a stable and reliable operation of 2D transistors. At the moment, substantial threshold voltage drifts render 2D FETs electrically unstable. These drifts are caused mainly by charge trapping at border traps in the gate insulator. Here, this issue is investigated using comprehensive measurements of the hysteresis in the transfer characteristics and the bias temperature instability, combined with physical modeling of these phenomena based on the charge transfer to border traps. Further insights on charge trapping are gained in single defect studies on nanoscaled 2D FETs at cryogenic temperatures. Based on these observations, we suggest a stability-aware design strategy for 2D FETs which can improve their electrical stability and reliability. By choosing a suitable alignment of the conduction and valence band edges of the 2D semiconductor in relation to the defect bands in the gate insulator, the number of charge trapping events can be considerably reduced. Another essential requirement for suitable gate insulators is their scalability down to equivalent oxide thicknesses of below one nanometer. At the same time, these thin layers need to sufficiently block tunneling currents to ensure low standby power consumption. Here, a theoretical lower limit of the projected leakage currents is established by modeling the tunnel currents in the defect-free case. In this way, it is shown that the layered crystalline insulator hBN is unsuitable as a gate insulator for ultrascaled CMOS circuits. Based on our insights, we conclude that the most promising candidates for gate insulators for 2D FETs are crystalline gate insulators which form van der Waals interfaces with semiconducting monolayers while providing medium-sized dielectric constants and large band gaps. Besides, the understanding of charge trapping processes in 2D FETs developed within this thesis can be used to design novel 2D nanoelectronic devices for promising applications.
In den letzten Jahrzehnten hat die kontinuierliche Skalierung von Transistoren den Energieverbrauch für jeden Schaltvorgang reduziert und die Rechenleistung integrierter Schaltungen erhöht. Allerdings stößt die moderne Siliziumtechnologie heute an ihre physikalischen Grenzen und zweidimensionale (2D) Materialien versprechen eine weitere Verkleinerung bis hin zu Dimensionen von wenigen Nanometern. Im Gegensatz zu Silizium behalten 2D Materialien hohe Beweglichkeiten in atomar dünnen Schichten bei und die Gatekontrolle wird durch die Verwendung solch dünner Kanäle verbessert. Daher wurden erhebliche Anstrengungen unternommen um leistungsfähige und zuverlässige Feldeffekttransistoren (FETs) auf Basis von 2D Halbleitern zu entwickeln. Obwohl zahlreiche 2D Halbleiter erforscht wurden und große Fortschritte auf dem Gebiet der Kontakte zu 2D Materialien erzielt werden konnten, wurde bis jetzt der ebenso wichtigen Herausforderung, geeignte Gateisolatoren zu finden, noch wenig Aufmerksamkeit geschenkt. In dieser Arbeit widmen wir uns dieser Herausforderung, welche inhärent mit dem Ziel verbunden ist, 2D FETs stabil und zuverlässig zu betreiben. Derzeit sind 2D FETs aufgrund erheblicher Schwellspannungsverschiebungen elektrisch instabil. Diese Spannungsverschiebungen werden hauptsächlich durch Ladungseinfang an Grenzdefekten im Gateisolator verursacht. Dieses Problem untersuchen wir anhand umfassender Messungen der Hysterese in den Transferkennlinien und der Spannungs-Temperatur-Instabilität, unterstützt durch die physikalische Modellierung dieser Phänomene. Basierend auf diesen Beobachtungen schlagen wir eine stabilitätsbasierte Designstrategie vor, die die elektrische Stabilität und Zuverlässigkeit von 2D FETs verbessern kann. Indem eine geeignete Ausrichtung der Leitungs- und Valenzbandkanten des 2D Halbleiters zu den Defektbändern im Gateisolator gewählt wird, kann die Anzahl der Ladungseinfänge stark reduziert werden. Eine weitere wesentliche Voraussetzung für geeignete Gateisolatoren ist ihre Skalierbarkeit bis hin zu äquivalenten Oxiddicken von unter einem Nanometer. Gleichzeitig müssen diese dünnen Schichten Tunnelströme ausreichend blockieren, um so einen geringen Stromverbrauch im Standbymodus zu gewährleisten. Hier wird durch die Modellierung der Tunnelströme für den idealen, defektfreien Fall eine theoretische Untergrenze für die zu erwartenden Leckströme ermittelt. Auf diese Weise wird gezeigt, dass der geschichtete kristalline Isolator hBN als Gateisolator für ultraskalierte CMOS-Schaltungen ungeeignet ist. Basierend auf unseren Erkenntnissen kommen wir zu dem Schluss, dass die vielversprechendsten Kandidaten für Gateisolatoren von 2D FETs kristalline Materialien sind, die Van-der-Waals-Grenzflächen mit halbleitenden Monolagen bilden und gleichzeitig mittlere Dielektrizitätskonstanten und große Bandlücken bieten. Außerdem kann das im Rahmen dieser Arbeit entwickelte Verständnis der Ladungseinfangprozesse in 2D FETs genutzt werden, um neuartige nanoelektronische Bauelemente zu entwickeln.
Databáze: OpenAIRE
Externí odkaz: