РАЗРАБОТКА МЕТОДА ОПИСАНИЯ ЗАДЕРЖЕК СТАНДАРТНЫХ ЯЧЕЕК В ЦИФРОВЫХ ИНТЕГРАЛЬНЫХ СХЕМАХ
| Jazyk: | ruština |
|---|---|
| Rok vydání: | 2017 |
| Předmět: | |
| DOI: | 10.23670/irj.2017.59.071 |
| Popis: | В статье предлагается новый подход расчета временных верификаций для библиотек стандартных ячеек, который основан на средствах схемотехнического моделирования и учитывает межсхемные и внутрисхемные технологические отклонения необходимые для статистического статического временного анализа. При допустимом быстродействии и точности, метод обеспечивает совместимость с нелинейными моделями задержек. В отличие от статистического статического временного анализа не является итерационного типа и делается только один раз для данного технологического процесса. The article proposes a new approach for calculating temporal verification for standard cell libraries based on circuit simulation tools with regard to inter-circuit and in-circuit technological deviations necessary for statistical static time analysis. With acceptable speed and accuracy, the method ensures the compatibility with non-linear delay models. Unlike statistical static time analysis, it is not an iterative type and is performed only once for a given technological process. |
| Databáze: | OpenAIRE |
| Externí odkaz: |
|