Architecture Efficiency of Application-Specific Processors: a 170Mbit/s 0.644mm2 Multi-standard Turbo Decoder

Autor: AL KHAYAT , Rachid, BAGHDADI , Amer, Jezequel , Michel
Přispěvatelé: Télécom Bretagne (devenu IMT Atlantique), Ex-Bibliothèque, Lab-STICC_TB_CACS_IAS, Laboratoire des sciences et techniques de l'information, de la communication et de la connaissance (Lab-STICC), École Nationale d'Ingénieurs de Brest (ENIB)-Université de Bretagne Sud (UBS)-Université de Brest (UBO)-Télécom Bretagne-Institut Brestois du Numérique et des Mathématiques (IBNM), Université de Brest (UBO)-Université européenne de Bretagne - European University of Brittany (UEB)-École Nationale Supérieure de Techniques Avancées Bretagne (ENSTA Bretagne)-Institut Mines-Télécom [Paris] (IMT)-Centre National de la Recherche Scientifique (CNRS)-École Nationale d'Ingénieurs de Brest (ENIB)-Université de Bretagne Sud (UBS)-Université de Brest (UBO)-Télécom Bretagne-Institut Brestois du Numérique et des Mathématiques (IBNM), Université de Brest (UBO)-Université européenne de Bretagne - European University of Brittany (UEB)-École Nationale Supérieure de Techniques Avancées Bretagne (ENSTA Bretagne)-Institut Mines-Télécom [Paris] (IMT)-Centre National de la Recherche Scientifique (CNRS), Département Electronique (ELEC), Université européenne de Bretagne - European University of Brittany (UEB)-Institut Mines-Télécom [Paris] (IMT)-Télécom Bretagne, Laboratoire des sciences et techniques de l'information, de la communication et de la connaissance ( Lab-STICC ), École Nationale d'Ingénieurs de Brest ( ENIB ) -Université de Bretagne Sud ( UBS ) -Université de Brest ( UBO ) -Télécom Bretagne-Institut Brestois du Numérique et des Mathématiques ( IBNM ), Université de Brest ( UBO ) -Université européenne de Bretagne ( UEB ) -ENSTA Bretagne-Institut Mines-Télécom [Paris]-Centre National de la Recherche Scientifique ( CNRS ) -École Nationale d'Ingénieurs de Brest ( ENIB ) -Université de Bretagne Sud ( UBS ) -Université de Brest ( UBO ) -Télécom Bretagne-Institut Brestois du Numérique et des Mathématiques ( IBNM ), Université de Brest ( UBO ) -Université européenne de Bretagne ( UEB ) -ENSTA Bretagne-Institut Mines-Télécom [Paris]-Centre National de la Recherche Scientifique ( CNRS ), Département Electronique ( ELEC ), Université européenne de Bretagne ( UEB ) -Télécom Bretagne-Institut Mines-Télécom [Paris]
Jazyk: angličtina
Rok vydání: 2012
Předmět:
Zdroj: Proceedings SOC 2012 IEEE International Symposium on System-on-Chip
SOC 2012 IEEE International Symposium on System-on-Chip
SOC 2012 IEEE International Symposium on System-on-Chip, Oct 2012, Tampere, Finland
SOC 2012 IEEE International Symposium on System-on-Chip, Oct 2012, Tampere, Finland. 2012
Popis: International audience; Architecture efficiency, in terms of performance/area, of application-specific processors is directly related to the devised instruction set and pipeline stages usage. Most of recently proposed works on application-specific instruction-set processors (ASIP) do not consider or present this key point explicitly.In this paper, we consider the challenging turbo decoding application where many recent implementations have been proposed to accommodate the related large flexibility and high throughput requirements. The paper demonstrates how the architecture efficiency of instruction-set based processors can be considerably improved by minimizing the pipeline idle time. A complete ASIP-based turbo decoder is proposed with further contributions on interleaving generators, extrinsic information exchange, and rapid reconfiguration. While supporting 3GPP LTE, WiMAX and DVB-RCS turbo codes, the proposed implementation achieves a throughput of 170Mbps with 0.644mm2 @65nm CMOS technology. The proposed ASIP-based turbo decoder exhibits a high architecture efficiency of 3.12 bit/cycle/iteration/mm2.
Databáze: OpenAIRE
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