Analysis of the circuit blocks of pipeline analog-to-digital converter in CMOS technology

Autor: Šurina, Marin
Přispěvatelé: Koričić, Marko
Jazyk: chorvatština
Rok vydání: 2016
Předmět:
Popis: U ovom radu analizirani su sklopovski blokovi protočnog analogno-digitalnog (A/D) pretvornika projektirani u 0.35 μm CMOS tehnologiji. A/D pretvornik ima rezoluciju 9 bita i radi uz frekvenciju otipkavanja od 14.3 MSample/s, a izveden je u tehnici preklapajućih kapaciteta. Svaki od 8 stupnjeva ima rezoluciju od 1.5 bita i sastoji se od sklopa za uzimanje i zadržavanje uzoraka (engl. Sample and hold -S/H sklop), A/D pod-pretvornika niske rezolucije, digitalno-analognog (D/A) pretvornika niske rezolucije i diferencijalnog pojačala sa stalnim pojačanjem. U prvom stupnju koristi se potpuno diferencijska izvedba sklopa za uzimanje i zadržavanje uzoraka te sklop pojačala s preciznim pojačanjem iznosa 2 (pojačalo x2), dok se u narednim stupnjevima koristi pojačalo x2, koje također ima funkciju zadržavanja uzorka za naredne stupnjeve. Iznos kapaciteta za uzorkovanje određen je minimalnim dozvoljenim kT/C šumom, a iznos pojačanja i frekvencija jediničnog pojačanja operacijskog pojačala određeni su maksimalnom dozvoljenom pogreškom smirivanja izlaznog napona. Zbog smanjenja rezolucije duž kaskade, smanjuju se zahtjevi na kT/C šum te preciznost operacijskih pojačala. Prema tome, moguće je skaliranje kondenzatora za uzorkovanje te korištenje pojačala s manjim pojačanjem i manjom frekvencijom jediničnog pojačanja. U radu su projektirana pojačala za prva tri stupnja te je pokazano da se njihova disipacija može smanjiti od 1.98 mW u prvom stupnju na 0.099 mW u trećem stupnju. Za sva pojačala fazno osiguranje je veće od 70º što rezultira vremenskim odzivom bez oscilacija. Također je projektiran i potpuno diferencijski dinamički komparator. Montecarlo simulacijama projektiranog komparatora dobiven je napon pomaka od 31.1 mV što zadovoljava maksimalni dozvoljeni napon pomaka za primjenu u pretvorniku s rezolucijom od 1.5 bit/stupanj. In this thesis, the circuit blocks of pipelined analog-to-digital (A/D) converter designed in 0.35 μm CMOS technology are analyzed. A/D converter has a resolution of 9 bits and sampling rate of 14.3 Msample/s, and is realized with the switched-capacitor circuits. Each stage has a resolution of 1.5 bits and consists of sample and hold (S/H) circuit, low resolution A/D sub-converter, low resolution digital-to-analog (D/A) converter and differential amplifier with a constant gain. In the first stage, fully differential S/H circuit and amplifier with gain of 2 are used, whereas the subsequent stages make use of amplifier with precise gain of 2 for the amplification and the sample and hold function. Sampling capacitors are determined by the minimum allowed kT/C noise and the gain and the gain-bandwith (GBW) of operational amplifiers are determined by the maximum allowed settling error of the output voltage. Reduction of the resolution along the cascade, relaxes the demands on the kT/C noise as well as on the precision of operational amplifiers. Accordingly, it is possible to scale the sampling capacitors and to use amplifiers with lower gain, and lower GBW. In the thesis, amplifiers for the first three stages are designed showing that the power dissipation can be reduced from 1.98 mW in the first stage down to 0.099 mW in the third stage. The phase margin is greater than 70º for all amplifiers, which results in an oscillation free time response. A fully differential dynamic comparator is also designed. Offset voltage of 31.1 mV is obtained by the Montecarlo simulations, which is less than the maximum allowed voltage offset for use in the converter with the resolution of 1.5 bit / stage.
Databáze: OpenAIRE
Externí odkaz: