| Popis: |
Çok Bakışlı Video Kodlama (ÇBVK), stereo (iki bakışlı) veya çok bakışlı video sinyallerini etkili bir şekilde sıkıştırma işlemidir. H.264 ÇBVK sıkıştırma verimliliğini arttırmıştır, fakat hesaplama karmaşıklığını da belirgin bir biçimde arttırmıştır. Zamansal öngörü ve bakışlar arası öngörü, H.264 ÇBVK'nın en çok işlem yapılan kısımlarıdır. Bu nedenle, bu tezde H.264 ÇBVK zamansal ve bakışlar arası öngörü yapan ve enerji tüketimini azaltan bazı özgün teknikler içeren bir tam arama hareket tahmini donanımı önerdik. Önerilen donanım Verilog HDL ile gerçeklenmiş ve Xilinx Virtex-6 FPGA'sına yerleştirilmiştir. Donanımın FPGA gerçeklemesi VGA çözünürlüklü stereo video sinyalini saniyede 60 çerçeve hızında işleyebilmektedir. Özgün tekniklerin olmadığı H.264 ÇBVK tam arama hareket tahmini donanımından çok az PSNR kaybı ve bit hızı artışı ile birlikte %65 daha az enerji harcamaktadır. Bu tezde ayrıca H.264 ÇBVK hareket tahmini donanımının çok az ek PSNR kaybı ve bit hızı artışı ile birlikte enerji tüketimini azaltmak için vektör tahmini tabanlı bir hızlı hareket tahmini algoritması önerdik. Ayrıca bu algoritmayı gerçekleyen bir H.264 ÇBVK hareket tahmini donanımı da önerdik. Önerilen donanım Verilog HDL ile gerçeklenmiş ve Xilinx Virtex-6 FPGA'sına yerleştirilmiştir. Donanımın FPGA gerçeklemesi VGA çözünürlüklü üç bakışlı video sinyalini saniyede 92 çerçeve hızında işleyebilmektedir. Özgün tekniklerin olmadığı H.264 ÇBVK tam aramahareket tahmini donanımından çok az PSNR kaybı ve bit hızı artışı ile birlikte %91 daha az enerji harcamaktadır. Multiview Video Coding (MVC) is the process of efficiently compressing stereo (2 views) or multiview video signals. The improved compression efficiency achieved by H.264 MVC comes with a significant increase in computational complexity. Temporal prediction and inter-view prediction are the most computationally intensive parts of H.264 MVC.Therefore, in this thesis, we propose an H.264 MVC full search motion estimation hardware for implementing the temporal and inter-view predictions including several novel energy reduction techniques. The proposed motion estimation hardware is implemented in Verilog HDL and mapped to a Xilinx Virtex-6 FPGA. The FPGA implementation is capable of processing 60 frames per second of VGA size stereo view video sequence. It consumes 65% less energy than H.264 MVC full search motion estimation hardware not including the novel energy reduction techniques with very small PSNR loss and bitrate increase.We also propose a vector prediction based fast motion estimation algorithm for reducing the energy consumption of H.264 MVC motion estimation hardware with additional very small PSNR loss and bitrate increase. We also propose an H.264 MVC motion estimation hardware for implementing the proposed fast motion estimation algorithm. The proposed motion estimation hardware is implemented in Verilog HDL and mapped to a Xilinx Virtex-6 FPGA. The FPGA implementation is capable of processing 92 frames per second of VGA size three view video sequence. It consumes 91% less energy than H.264 MVC full search motion estimation hardware not including the novel energy reduction techniques with very small PSNR loss and bitrate increase. 73 |
