Zobrazeno 1 - 10
of 338
pro vyhledávání: '"timing constraints"'
Autor:
Libero Nigro, Franco Cicirelli
Publikováno v:
Mathematics, Vol 12, Iss 6, p 812 (2024)
Modeling and verification of the correct behavior of embedded real-time systems with strict timing constraints is a well-known and important problem. Failing to fulfill a deadline in system operation can have severe consequences in the practical case
Externí odkaz:
https://doaj.org/article/f99bad6a57414dd7a94b7c9e35a8f25e
Akademický článek
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Akademický článek
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Akademický článek
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Akademický článek
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Publikováno v:
IEEE Access, Vol 7, Pp 20920-20937 (2019)
Testing of real-time embedded systems (RTESs) under input timing constraints is a critical issue. Models which can specify timing constraints have respective merits and demerits and test suites which can cover more input possibilities and detect more
Externí odkaz:
https://doaj.org/article/8448a2af533f4a89a5d965480967e0b7
Publikováno v:
PeerJ Computer Science, Vol 2, p e79 (2016)
Timing Speculation (TS) is a widely known method for realizing better-than-worst-case systems. Aggressive clocking, realizable by TS, enable systems to operate beyond specified safe frequency limits to effectively exploit the data dependent circuit d
Externí odkaz:
https://doaj.org/article/318cc2c4f6404170ab026c39392c9a7a
Autor:
Emre Salman, Qi Qi
Publikováno v:
Journal of Low Power Electronics and Applications, Vol 1, Iss 1, Pp 131-149 (2011)
A methodology is proposed to design low leakage registers by considering the type of timing path, i.e., short or long, and type of register, i.e., launching or capturing. Three different dual threshold voltage registers are developed where each regis
Externí odkaz:
https://doaj.org/article/136c450509334db3a0176a4ca461b6ee
Autor:
Li, Qiuyang
Compared to conventional Steiner tree signal net routing, non-tree topology is often superior in many aspects including timing performance, tolerance to open faults and variations. In nano-scale VLSI designs, interconnect delay is a performance bottl
Externí odkaz:
http://hdl.handle.net/1969.1/ETD-TAMU-1744
Publikováno v:
Journal of Low Power Electronics and Applications, Vol 7, Iss 4, p 25 (2017)
Power optimization is a very important and challenging step in the physical design flow, and it is a critical success factor of an application-specific integrated circuit (ASIC) chip. Many techniques are used by the place and route (P&R) electronic d
Externí odkaz:
https://doaj.org/article/fc95146bca764d60896e70bd9f242a4f