Zobrazeno 1 - 10
of 144
pro vyhledávání: '"neto, Walter P."'
Autor:
Marakkalage, Dewmini Sudara, Testa, Eleonora, Neto, Walter Lau, Mishchenko, Alan, De Micheli, Giovanni, Amarù, Luca
Sequential logic synthesis can provide better Power-Performance-Area (PPA) than combinational logic synthesis since it explores a larger solution space. As the gate cost in advanced technologies keeps rising, sequential logic synthesis provides a pow
Externí odkaz:
http://arxiv.org/abs/2311.09967
FlowTune: End-to-end Automatic Logic Optimization Exploration via Domain-specific Multi-armed Bandit
Publikováno v:
IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems (TCAD) 2023
Recent years have seen increasing employment of decision intelligence in electronic design automation (EDA), which aims to reduce the manual efforts and boost the design closure process in modern toolflows. However, existing approaches either require
Externí odkaz:
http://arxiv.org/abs/2202.07721
Autor:
Ammes, Gabriel, Neto, Walter Lau, Butzen, Paulo, Gaillardon, Pierre-Emmanuel, Ribas, Renato P.
Approximate computing is an attractive paradigm for reducing the design complexity of error-resilient systems, therefore improving performance and saving power consumption. In this work, we propose a new two-level approximate logic synthesis method b
Externí odkaz:
http://arxiv.org/abs/2112.00621
Resource allocation is an essential design aspect for current systems and bandwidth allocation is an essential design aspect in multi-protocol label switched and OpenFlow/SDN network infrastructures. The bandwidth allocation models (BAMs) are an alte
Externí odkaz:
http://arxiv.org/abs/2102.00273
Autor:
Rai, Shubham, Neto, Walter Lau, Miyasaka, Yukio, Zhang, Xinpei, Yu, Mingfei, Fujita, Qingyang Yi Masahiro, Manske, Guilherme B., Pontes, Matheus F., Junior, Leomar S. da Rosa, de Aguiar, Marilton S., Butzen, Paulo F., Chien, Po-Chun, Huang, Yu-Shan, Wang, Hoa-Ren, Jiang, Jie-Hong R., Gu, Jiaqi, Zhao, Zheng, Jiang, Zixuan, Pan, David Z., de Abreu, Brunno A., Campos, Isac de Souza, Berndt, Augusto, Meinhardt, Cristina, Carvalho, Jonata T., Grellert, Mateus, Bampi, Sergio, Lohana, Aditya, Kumar, Akash, Zeng, Wei, Davoodi, Azadeh, Topaloglu, Rasit O., Zhou, Yuan, Dotzel, Jordan, Zhang, Yichi, Wang, Hanyu, Zhang, Zhiru, Tenace, Valerio, Gaillardon, Pierre-Emmanuel, Mishchenko, Alan, Chatterjee, Satrajit
Logic synthesis is a fundamental step in hardware design whose goal is to find structural representations of Boolean functions while minimizing delay and area. If the function is completely-specified, the implementation accurately represents the func
Externí odkaz:
http://arxiv.org/abs/2012.02530
Akademický článek
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Akademický článek
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
DiffServ-aware MPLS-TE (DS-TE) allows bandwidth reservation for Traffic Classes (TCs) in MPLS-based engineered networks and, as such, improves the basic MPLS-TE model. In DS-TE networks, per-Class quality of service guarantees are provided while bein
Externí odkaz:
http://arxiv.org/abs/1904.07861
Akademický článek
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Akademický článek
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.