Zobrazeno 1 - 10
of 14
pro vyhledávání: '"V. Vachellerie"'
Publikováno v:
Applied Surface Science. 253:167-172
We use a novel analytical technique, previously shown to be able to decouple germanium and boron contents, to measure simultaneously the germanium and carbon contents of a set of carbon-doped epitaxial SiGe films. The method is based on the use of
Autor:
N. Bicais, D. Guiheux, S. Kremer, V. Vachellerie, C. Julien, A. Elazami, Pierre Morin, D. Duca, S. Pokrant
Publikováno v:
AIP Conference Proceedings.
Critical Dimension (CD) control of Gate Spacers is key to achieve in well controlled implantations and a tight distribution of Vt for transistors on semiconductors devices. Presently, historical methods for CD control (top‐down low‐voltage Scanni
Autor:
P.O. Sassoulas, Francois Wacquant, J. Todeschini, M. Woo, M. Charpin, Y. Laplanche, N. Revil, J.C. Oberlin, Roland Pantel, B. Hinschberger, O. Belmont, D. Neira, P. Stolk, Franck Arnaud, M. Broekaart, Frederic Boeuf, I. Guilmeau, D. Ceccarelli, Francois Leverd, N. Emonet, Damien Lenoble, Bertrand Borot, G. Imbert, N. Bicais, S. Delmedico, A. Sicard, Nicolas Planes, J. Farkas, Christophe Regnier, V. Vachellerie, J. Uginet, Chittoor Parthasarathy, E. Denis, V. DeJonghe, Pierre Morin, T. Devoivre, H. Brut, R. Palla, Laurent Pain, P. Vannier, F. Salvetti, A. Beverina, C. Perrot
Publikováno v:
2003 Symposium on VLSI Technology. Digest of Technical Papers (IEEE Cat. No.03CH37407).
This work highlights a 65 nm CMOS technology platform for low power and general-purpose applications. A 6-T SRAM cell size of 0.69 /spl mu/m/sup 2/ with a 45 nm gate length is demonstrated. Electrical data of functional SRAM bit-cell is presented at
Autor:
M. Denais, J. Todeschini, R.A. Bianchi, Damien Lenoble, Laurent Pain, Y. Laplanche, Franck Arnaud, H. Brut, M. Broekaart, Nicolas Planes, V. Vachellerie, M. Woo, A. Beverina, Pierre Morin, R. Difrenza, Bertrand Borot, C. Perrot, H. Leninger, Francois Wacquant, D. Barge, David Roy, F. Salvetti, D. Ceccarelli, N. Emonet, V. DeJonghe, P. Stolk, B. Tavel, B. Duriez, L. Vishnobulta, I. Guilmeau, Y. Loquet, Frederic Boeuf, T. Devoivre, N. Bicais, J.P. Reynard, M. Jurdit, K. Rochereau, R. Palla, F. Judong, M. Bidaud, P. Vannier, D. Reber
Publikováno v:
Digest of Technical Papers. 2004 Symposium on VLSI Technology, 2004..
A 65nm CMOS platform employing General Purpose (GP) and Low Power (LP) devices and 0.5 /spl mu/m/sup 2/ 6T-SRAM bit-cells was developed using both conventional design and low cost CMOS process flow incorporating a strained silicon solution. Fully wor
Akademický článek
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Akademický článek
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Akademický článek
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Conference
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Conference
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Conference
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.