Zobrazeno 1 - 10 of 103 pro vyhledávání: '"Urresti, J."'
1
Akademický článek
Overload robust IGBT design for SSCB application
Autor: Supono, I., Urresti, J., Castellazzi, A., Flores, D.
Publikováno v: In Microelectronics Reliability September-October 2014 54(9-10):1906-1910
Zobrazit plný text záznamu
2
Akademický článek
Study of layout influence on ruggedness of NPT-IGBT devices by physical modelling
Autor: Cortés, I., Perpiñà, X., Urresti, J., Jordà, X., Rebollo, J.
Publikováno v: In Microelectronics Reliability September-October 2012 52(9-10):2471-2476
Zobrazit plný text záznamu
3
Akademický článek
A numerical study of field plate configurations in RF SOI LDMOS transistors
Autor: Cortés, I., Roig, J., Flores, D., Urresti, J., Hidalgo, S., Rebollo, J.
Publikováno v: In Solid State Electronics 2006 50(2):155-163
Zobrazit plný text záznamu
4
Akademický článek
Modeling of non-uniform heat generation in LDMOS transistors
Autor: Roig, J. *, Flores, D., Urresti, J., Hidalgo, S., Rebollo, J.
Publikováno v: In Solid State Electronics 2005 49(1):77-84
Zobrazit plný text záznamu
5
Akademický článek
Lateral punch-through TVS devices for on-chip protection in low-voltage applications
Autor: Urresti, J., Hidalgo, S., Flores, D., Roig, J., Cortés, I., Rebollo, J.
Publikováno v: In Microelectronics Reliability 2005 45(7):1181-1186
Zobrazit plný text záznamu
6
Akademický článek
Analysis of hot-carrier degradation in a SOI LDMOS transistor with a steep retrograde drift doping profile
Autor: Cortés, I. *, Roig, J., Flores, D., Urresti, J., Hidalgo, S., Rebollo, J.
Publikováno v: In Microelectronics Reliability 2005 45(3):493-498
Zobrazit plný text záznamu
7
Akademický článek
Optimisation of very low voltage TVS protection devices
Autor: Urresti, J. ∗, Hidalgo, S., Flores, D., Roig, J., Rebollo, J., Mazarredo, I.
Publikováno v: In Microelectronics Journal September 2003 34(9):809-813
Zobrazit plný text záznamu
8
Akademický článek
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
9
Influence of gate bias on the avalanche ruggedness of SiC power MOSFETs
Autor: Fayyaz, Asad, Castellazzi, Alberto, Romano, G., Riccio, M., Urresti, J., Wright, N.
Publikováno v: IndraStra Global.
This paper investigates the effect of negative gate bias voltage (VGS) on the avalanche breakdown robustness of commercial state-of-the-art silicon carbide (SiC) power MOSFETs. The device’s ability to withstand energy dissipation during avalanche r
Externí odkaz: https://explore.openaire.eu/search/publication?articleId=issn23813652::925c55d487ae53ec37f03fa2e5074356
https://igi.indrastra.com/items/show/20798
Zobrazit plný text záznamu
10
Akademický článek
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.

Vyhledávací nástroje:

Upřesnit hledání

Omezení vyhledávání
Plný text Recenzováno Digitální knihovna AV ČR
Zdroje