Zobrazeno 1 - 10
of 65
pro vyhledávání: '"Timing speculation"'
Publikováno v:
IEEE Access, Vol 7, Pp 111649-111661 (2019)
The probability of timing failure in SRAM accessing becomes unacceptably high at low voltages, which makes the SRAM become the bottleneck of the system performance. Recently proposed timing speculation SRAM (SSRAM) can access bit cells much earlier t
Externí odkaz:
https://doaj.org/article/98ae624a96b74cd5a1b029b076acc4fd
Publikováno v:
PeerJ Computer Science, Vol 2, p e79 (2016)
Timing Speculation (TS) is a widely known method for realizing better-than-worst-case systems. Aggressive clocking, realizable by TS, enable systems to operate beyond specified safe frequency limits to effectively exploit the data dependent circuit d
Externí odkaz:
https://doaj.org/article/318cc2c4f6404170ab026c39392c9a7a
Publikováno v:
IEEE Access, Vol 7, Pp 111649-111661 (2019)
The probability of timing failure in SRAM accessing becomes unacceptably high at low voltages, which makes the SRAM become the bottleneck of the system performance. Recently proposed timing speculation SRAM (SSRAM) can access bit cells much earlier t
Externí odkaz:
https://explore.openaire.eu/search/publication?articleId=doi_dedup___::64938a2e005b94ee894ad64f6d76ce70
https://doi.org/10.1109/access.2019.2933463
https://doi.org/10.1109/access.2019.2933463
Akademický článek
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Conference
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Akademický článek
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Publikováno v:
[Technical Report] Univ Rennes, Inria, CNRS, IRISA, France. 2018
[Technical Report] RT-0500, Univ Rennes, Inria, CNRS, IRISA, France. 2018, pp.1-17
[Technical Report] RT-0500, Univ Rennes, Inria, CNRS, IRISA, France. 2018, pp.1-17
In this paper, we propose a technique for improving the efficiency of hardwareaccelerators based on timing speculation (overclocking) and fault tolerance. We augment theaccelerator with a lightweight error detection mechanism to protect against timin
Externí odkaz:
https://explore.openaire.eu/search/publication?articleId=dedup_wf_001::69a8820760fc9117699159eeabc60736
https://hal.inria.fr/hal-01811231/document
https://hal.inria.fr/hal-01811231/document
Publikováno v:
IEEE Transactions on Very Large Scale Integration (VLSI) Systems, 27(5):8642528, 1206-1217. Institute of Electrical and Electronics Engineers
In this paper, a timing speculation technique with low-overhead in situ delay monitors placed along critical paths is presented. The proposed insertion of monitors enables timing error prevention within the same clock cycle. Compared to other techniq
Externí odkaz:
https://explore.openaire.eu/search/publication?articleId=doi_dedup___::589d52cf27042f14f346f0ef338cb447
https://research.tue.nl/nl/publications/7765759e-6ccd-4f2f-b6c1-b1555a790fc9
https://research.tue.nl/nl/publications/7765759e-6ccd-4f2f-b6c1-b1555a790fc9
Akademický článek
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Akademický článek
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.