Zobrazeno 1 - 10
of 10
pro vyhledávání: '"S. Walstra"'
Autor:
Krishnamurthy Soumyanath, Siva G. Narendra, S. Walstra, S. Borkar, J. Maiz, James W. Tschanz, B. Bloechel, Vivek De, Tanay Karnik, Peter Hazucha, G. Dermer
Publikováno v:
IEEE Journal of Solid-State Circuits. 39:1536-1543
We designed a soft error rate (SER) tolerant latch utilizing local redundancy. We implemented a test chip containing both the standard and SER-tolerant latches in a 90-nm dual-V/sub T/ CMOS process. Accelerated measurements with a neutron beam at Los
Externí odkaz:
https://explore.openaire.eu/search/publication?articleId=doi_________::cdc0262a6b5597c3333471b70147cbd5
https://doi.org/10.1109/jssc.2004.831449
https://doi.org/10.1109/jssc.2004.831449
Publikováno v:
2007 International Symposium on VLSI Technology, Systems and Applications (VLSI-TSA).
A NBTI model has been generated which takes into consideration AC recovery. This model can be used to improve the connection between the DC stress measurements of a discrete device and AC product usage in a real device. The model can be incorporated
Externí odkaz:
https://explore.openaire.eu/search/publication?articleId=doi_________::8c1976773f8f29b51ab393cefa985a0f
https://doi.org/10.1109/vtsa.2007.378916
https://doi.org/10.1109/vtsa.2007.378916
Autor:
P. Armstrong, G. Dermer, B. Bloechel, Peter Hazucha, Tanay Karnik, J. Tschanz, S. Borkar, J. Maiz, S. Walstra, S. Hareland
Publikováno v:
IEEE International Electron Devices Meeting 2003.
The neutron soft error rate (SER) dependency on voltage and area was measured for a state-of-the-art 90-nm CMOS technology. The SER increased by 18% for a 10% reduction in voltage, and scaled linearly with diode area. The measured SER per bit of SRAM
Externí odkaz:
https://explore.openaire.eu/search/publication?articleId=doi_________::0851d0400ed10cf4fd2ad26e9403b8bf
https://doi.org/10.1109/iedm.2003.1269336
https://doi.org/10.1109/iedm.2003.1269336
Autor:
Peter Hazucha, Krishnamurthy Soumyanath, B. Bloechel, Vivek De, J. Maiz, S. Walstra, Tanay Karnik, G. Dermer, S. Borkar, James W. Tschanz, S. Narendra
Publikováno v:
CICC
We measured neutron soft error rate (SER) of hardened and standard latches in a 90 nm dual-Vt CMOS process. The hardened latch demonstrated over 10/spl times/ lower SER at no speed degradation. Energy penalty can be minimal for standard-latch transis
Externí odkaz:
https://explore.openaire.eu/search/publication?articleId=doi_________::c6b336eab55b38de347b1b9b3395b182
https://doi.org/10.1109/cicc.2003.1249472
https://doi.org/10.1109/cicc.2003.1249472
Conference
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Conference
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Conference
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Conference
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Conference
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Akademický článek
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.