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Publikováno v:
Revista de Investigaciones Universidad del Quindío, Vol 25, Iss 1, Pp 134-140 (2014)
Los sistemas digitales han crecido en complejidad y la velocidad del reloj aumenta continuamente, incrementando de la misma manera algunos problemas como el retraso de la señal de reloj, el rendimiento total del sistema y el consumo de potencia. Deb
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https://doaj.org/article/a19d0c8f3ac446a8b111908411c03c57
Autor:
Eugenio Antonio Duque Pérez, José Édinson Aedo Cobo, Julián Correa, Alexis Alberto Ramírez Orozco, Rubén Darío Nieto Londoño, Camilo Torres, Álvaro Bernal Noreña
Publikováno v:
Revista Facultad de Ingeniería Universidad de Antioquia, Iss 34 (2005)
The conception, design, simulation, and implementation of a timing logic analyzer implemented on a reprogrammable digital architecture are described in this paper. The system was specified in VHDL [1] and implemented in a platform based on a FPGA (Fi
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https://doaj.org/article/a85959eda1ce43e1847ca58c8398dbb8
Publikováno v:
Ingeniare. Revista chilena de ingeniería v.27 n.1 2019
SciELO Chile
CONICYT Chile
instacron:CONICYT
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espanolLas funciones hash son parte fundamental en aplicaciones relacionadas con seguridad informatica, como los sistemas de autenticacion y las firmas digitales. Muchas de estas aplicaciones requieren una alta velocidad de procesamiento, por lo que
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https://explore.openaire.eu/search/publication?articleId=doi_dedup___::ce2357a7382e17e6b2af92c52db6144a
https://doi.org/10.4067/s0718-33052019000100043
https://doi.org/10.4067/s0718-33052019000100043
Publikováno v:
Revista de Investigaciones Universidad del Quindío, Vol 25, Iss 1, Pp 134-140 (2014)
Los sistemas digitales han crecido en complejidad y la velocidad del reloj aumenta continuamente, incrementando de la misma manera algunos problemas como el retraso de la señal de reloj, el rendimiento total del sistema y el consumo de potencia. Deb
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https://explore.openaire.eu/search/publication?articleId=doi_dedup___::ea5d79cd5541b3fd1d09b543a1cae3d8
https://doi.org/10.33975/riuq.vol25n1.164
https://doi.org/10.33975/riuq.vol25n1.164
Autor:
Maribell Sacanamboy Franco, Álvaro Bernal-Noreña, Rubén Darío Nieto-Londoño, Freddy Bolaños-Martínez
Publikováno v:
Dyna, Vol 84, Iss 201, Pp 202-209 (2017)
Repositorio UN
Universidad Nacional de Colombia
instacron:Universidad Nacional de Colombia
Repositorio UN
Universidad Nacional de Colombia
instacron:Universidad Nacional de Colombia
Network on Chip (NoC) systems were originally developed to provide high performance, using the availability of several processing units, connected to a wired network inside the integrated circuit. Wireless NoC (WiNoC or WNoC) are a natural evolution
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https://explore.openaire.eu/search/publication?articleId=doi_dedup___::608984cfdd88301ad2ee9988bb12e557
https://doi.org/10.15446/dyna.v84n201.53886
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Publikováno v:
Iteckne, Vol 11, Iss 2, Pp 149-156 (2014)
ITECKNE; Vol 11, No 2 (2014); 149-156
ITECKNE; Vol 11, No 2 (2014); 149-156
This article presents both the description and results of the Threefish cryptographic algorithm hardware implementation for encryption process. The implementation of the algorithm was performed by using the iterative round architecture on the FPGA (F
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https://explore.openaire.eu/search/publication?articleId=doi_dedup___::2d18db9995811055d16e5454f3d3269d
https://doi.org/10.15332/iteckne.v11i2.725
https://doi.org/10.15332/iteckne.v11i2.725
Publikováno v:
Repositorio Digital Univalle
Universidad del Valle
instacron:Universidad del Valle
Redalyc
Universidad del Valle
instacron:Universidad del Valle
Redalyc
En este artículo se presenta una síntesis de las principales características de las distintas clases de circuitos digitales asíncronos. Se describen las técnicas utilizadas en el estilo de diseño digital asíncrono. También se hace una reseña
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https://explore.openaire.eu/search/publication?articleId=doi_dedup___::3355a1499f7260069cdf64b6ce6a0605
Publikováno v:
Ingeniería y Competitividad. 6:25
En este trabajo se presenta el diseno en hardware reconfigurable de los sub-bloques que constituyen un sistema RSA de criptografia. Se presentan las diferentes arquitecturas que reproducen los algoritmos seleccionados y los resultados de simulacion c
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https://explore.openaire.eu/search/publication?articleId=doi_________::df3c9d06614c087e8c617ad08d2d4b59
https://doi.org/10.25100/iyc.v6i2.2276
https://doi.org/10.25100/iyc.v6i2.2276
Publikováno v:
Dyna, Vol 77, Iss 162, Pp 281-291 (2010)
Este artículo presenta resultados de la implementación asíncrona en FPGA (Field Programmable Gate Array) de las funciones de transformación de columna MixColumn e InvmixColumn, del algoritmo de Rijndael. Se usa la metodología para implementació
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https://doaj.org/article/e07960bd20364f528cfb3ee1b66a527a
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Iteckne, Vol 11, Iss 2, Pp 149-156 (2014)
This article presents both the description and results of the Threefish cryptographic algorithm hardware implementation for encryption process. The implementation of the algorithm was performed by using the iterative round architecture on the FPGA (F
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