Zobrazeno 1 - 10
of 456
pro vyhledávání: '"Prinzie, P."'
Deep Neural Network (DNN) accelerators are extensively used to improve the computational efficiency of DNNs, but are prone to faults through Single-Event Upsets (SEUs). In this work, we present an in-depth analysis of the impact of SEUs on a Systolic
Externí odkaz:
http://arxiv.org/abs/2405.15381
Autor:
Zhang, L., Cruda, E. M., Chao, C-P., Chen, S-W., Deng, B., Francisco, R., Gong, D., Guo, D., Hou, S., Huang, G., Huang, X., Kulis, S., Li, C-Y., Liu, C., Liu, E. R., Liu, T., Moreira, P., Prinzie, J., Sun, H., Sun, Q., Sun, X., Wong, G., Yang, D., Ye, J., Zhang, W.
We present the design and test results of a novel data transmitter ASIC operating up to 20.48 Gbps with 4-level Pulse-Amplitude-Modulation (PAM4) for particle physics experiments. This ASIC, named GBS20, is fabricated in a 65 nm CMOS technology. Two
Externí odkaz:
http://arxiv.org/abs/2202.03509
Autor:
Sun, H., Sun, Q., Biereigel, S., Francisco, R., Gong, D., Huang, G., Huang, X., Kulis, S., Leroux, P., Liu, C., Liu, T., Moreira, P., Prinzie, J., Wu, J., Ye, J., Zhang, L., Zhang, W.
Publikováno v:
2022 JINST 17 C03038
We present the test results of a low jitter Phase Locked Loop (PLL) prototype chip for the CMS Endcap Timing Layer readout chip (ETROC). This chip is based on the improved version of a clock synthesis circuit named ljCDR from the Low-Power Gigabit Tr
Externí odkaz:
http://arxiv.org/abs/2110.12625
Autor:
Chen, C., Wallangen, V., Gong, D., Grace, C., Sun, Q., Guo, D., Huang, G., Kulis, S., Leroux, P., Liu, C., Liu, T., Moreira, P., Prinzie, J., Xiao, L., Ye, J.
This paper presents the design and simulation results of a gigabit transceiver Application Specific Integrated Circuit (ASIC) called GBCR for the ATLAS Inner Tracker (ITk) Pixel detector readout upgrade. GBCR has four upstream receiver channels and a
Externí odkaz:
http://arxiv.org/abs/2009.06142
Autor:
Chen, Chufeng, Gong, Datao, Hou, Suen, Huang, Guangming, Huang, Xing, Kulis, Szymon, Leroux, Paul, Liu, Chonghan, Liu, Tiankuan, Moreira, Paulo, Prinzie, Jefery, Wang, Peilong, Ye, Jingbo
We present two prototypes of a gigabit transceiver ASIC, GBCR1 and GBCR2, both designed in a 65-nm CMOS technology for the ATLAS Inner Tracker Pixel Detector readout upgrade. The first prototype, GBCR1, has four upstream receiver channels and one dow
Externí odkaz:
http://arxiv.org/abs/2008.09738
Characterization of a gigabit transceiver for the ATLAS inner tracker pixel detector readout upgrade
Autor:
Chen, C., Gong, D., Guo, D., Huang, G., Huang, X., Kulis, S., Leroux, P., Liu, C., Liu, T., Moreira, P., Prinzie, J., Sun, Q., Wang, P., Xiao, L., Ye, J.
We present a gigabit transceiver prototype Application Specific Integrated Circuit (ASIC), GBCR, for the ATLAS Inner Tracker (ITk) Pixel detector readout upgrade. GBCR is designed in a 65-nm CMOS technology and consists of four upstream receiver chan
Externí odkaz:
http://arxiv.org/abs/2008.09741
Akademický článek
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Akademický článek
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Akademický článek
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Akademický článek
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.