Zobrazeno 1 - 9
of 9
pro vyhledávání: '"Paul E. Gronowski"'
Autor:
M.J. Smith, S. Felix, Shane L. Bell, J.D. Pickholtz, R.W. Badeau, Swati Mehta, M.K. Gowan, D.B. Jackson, Matthew H. Reilly, R. Gammack, Paul E. Gronowski, S.V. Morton, William J. Bowhill, L.L. Biro, D.W. Bailey, V. Germini, R.P. Preston, D.E. Dever
Publikováno v:
2002 IEEE International Solid-State Circuits Conference. Digest of Technical Papers (Cat. No.02CH37315).
A 250M transistor microprocessor implements the Alpha instruction set and features 8-wide superscalar issue and simultaneous multithreading in a 0.125/spl mu/m SOI process. Performance is estimated at over three times that of the previous design.
Autor:
Elizabeth M. Cooper, William J. Bowhill, B.J. Benschneider, V.K. Maheshwari, M.N. Gavrielov, J.D. Pickholtz, Paul E. Gronowski, Sridhar Samudrala, V. Peng
Publikováno v:
IEEE International Solid-State Circuits Conference.
A description is given of a uniformly pipelined, 50-MHz, 64-b floating-point arithmetic processor implemented in a 1.5- mu m (drawn) CMOS technology which performs single- and double-precision floating-point operations and integer multiplication as d
Autor:
V. Peng, Sridhar Samudrala, Elizabeth M. Cooper, W.V. Herrick, A Fisher, D.E. Sanders, Randy L. Allmon, W.H. Durdan, Paul E. Gronowski, D. Kravitz, P.J. Starvaski, L. Madden, R.C. Marcello, V.K. Maheshwari, G.G. Mills, J.F. Brown, William J. Bowhill, W.R. Wheeler, M. Mittal, W.J. Grundmann, M.N. Gavrielov, J.D. Pickholtz, B.J. Benschneider, R.L. Stamm
Publikováno v:
IEEE International Solid-State Circuits Conference.
A four-chip custom VLSI implementation of a 32-b computer comprised of a CPU, a secondary cache controller, a floating-point accelerator, and a clock generator is described. It operates at a cycle time of 28 ns and is compatible with an existing comp
Autor:
T.C. Fischer, William J. Bowhill, R.I. Bahar, J. Edmondson, W.R. Wheeler, A. Jain, D.R. Deverell, M.K. Gowan, R. Castelino, M. Uhler, J.F. Brown, R.P. Preston, Paul E. Gronowski, Elizabeth M. Cooper, V. Peng, W.V. Herrick, M.A. Case, C. Somanathan, S.C. Thierauf, N.D. Wade, J.J. Ellis, M.A. Delaney, T. Fox, D. Bernstein, Hamid Partovi, J.E. Meyer, R.L. Stamm, R.W. Badeau, L.L. Biro, D. Miner
Publikováno v:
1992 IEEE International Solid-State Circuits Conference Digest of Technical Papers.
A macropipelined CISC microprocessor implemented in a 0.75- mu m CMOS 3.3-V three-metal-layer technology is described. The 1.3 M-transistor custom chip measures 1.62*1.46 cm/sup 2/, dissipates 18 W (peak), and is packaged in a 339-pin PGA. The chip i
Akademický článek
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Conference
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Conference
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Conference
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Conference
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.