Zobrazeno 1 - 10
of 156
pro vyhledávání: '"Navabi, Zainalabedin"'
This paper presents a design for test (DFT)architecture for fast and scalable testing of array multipliers (MULTs). Regardless of the MULT size, our proposed testable architecture, without major changes in the original architecture, requires only fiv
Externí odkaz:
http://arxiv.org/abs/2201.11978
Publikováno v:
Design & Test Symposium (EWDTS), IEEE, Armenia, 2016
By advances in technology, integrated circuits have come to include more functionality and more complexity in a single chip. Although methods of testing have improved, but the increase in complexity of circuits, keeps testing a challenging problem. T
Externí odkaz:
http://arxiv.org/abs/1711.08975
This paper presents a novel approach for test generation and test scheduling for multi-clock domain SoCs. A concurrent hybrid BIST architecture is proposed for testing cores. Furthermore, a heuristic for selecting cores to be tested concurrently and
Externí odkaz:
http://arxiv.org/abs/1711.08974
Akademický článek
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Akademický článek
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Akademický článek
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Autor:
Navabi, Zainalabedin, 1952
Manual design methods used successfully up to now for SSI and MSI parts are inadequate for logically complex and densely packed VLSI circuitry. Automating the design process has, therefore, become an essential goal of present-day practice. Hardware d
Externí odkaz:
http://hdl.handle.net/10150/290569
Autor:
Sharifi, Shervin, Jaffari, Javid, Hosseinabady, Mohammad, Afzali-Kusha, Ali, Navabi, Zainalabedin
Publikováno v:
Dans Design, Automation and Test in Europe - DATE'05, Munich : Allemagne (2005)
Power dissipation during test is a major challenge in testing integrated circuits. Dynamic power has been the dominant part of power dissipation in CMOS circuits, however, in future technologies the static portion of power dissipation will outreach t
Externí odkaz:
http://arxiv.org/abs/0710.4653
Autor:
Kamran, Arezoo, Navabi, Zainalabedin
Publikováno v:
In Integration, the VLSI Journal September 2016 55:183-193