Zobrazeno 1 - 9
of 9
pro vyhledávání: '"Nakashi, Kenichi"'
Autor:
Tahara, Yusuke1 tahara@belab.ed.kyushu-u.ac.jp, Nakashi, Kenichi2 nakashi@elcs.kyutech.ac.jp, Ji, Ke1 k.ji@belab.ed.kyushu-u.ac.jp, Ikeda, Akihiro1 ikeda@ed.kyushu-u.ac.jp, Toko, Kiyoshi1 toko@ed.kyushu-u.ac.jp
Publikováno v:
Sensors (14248220). Jan2013, Vol. 13 Issue 1, p1076-1084. 9p. 2 Diagrams, 1 Chart, 2 Graphs.
Autor:
Etoh, Shinichi, Feng, Lingyan, Nakashi, Kenichi, Hayashi, Kenshi, Ishii, Akira, Toko, Kiyoshi
Publikováno v:
Sensors and Materials. 20(4):151-160
A taste sensor chip miniaturized on the basis of the one-chip-size receptor part of a conventional taste sensor, which can measure taste using lipid/polymer membranes, was fabricated. The reference electrode in the taste sensor chip realized the mini
Externí odkaz:
https://explore.openaire.eu/search/publication?articleId=jairo_______::2969d74d2abbeb022527b51746048f91
http://hdl.handle.net/2324/27320
http://hdl.handle.net/2324/27320
Publikováno v:
九州大学大学院システム情報科学紀要. 2(1):47-52
This paper describes low-power and high-speed RTD/HEMT (Resonant Tunneling Diode / High-Electron Mobility Transistor) logic circuits. In order to estimate RTD/HEMT logic gates using ordinary GaAs/A1GaAs HEMT in detail by using real device parameters
Externí odkaz:
https://explore.openaire.eu/search/publication?articleId=jairo_______::3fa07a0347ac5c72af96e0087e402f95
http://hdl.handle.net/2324/1475363
http://hdl.handle.net/2324/1475363
Publikováno v:
九州大学大学院システム情報科学紀要. 2(1):53-58
To reduce power dissipation of LSI drastically, it is very effective to lower supply voltage, for example from 5V to 3V or 3V to 1.5V, because power dissipation is proportional to the square of supply voltage. However, reduction of supply voltage res
Externí odkaz:
https://explore.openaire.eu/search/publication?articleId=jairo_______::4f3dec6fcb42b8bea5d6b5419b62f1b0
http://hdl.handle.net/2324/1485032
http://hdl.handle.net/2324/1485032
Publikováno v:
九州大学大学院システム情報科学紀要. 1:45-50
This paper describes a CMOS 1st-order delay-line DPLL in l.2μm technology for clock regeneration. We have employed a parallel-architecture PC (Phase Comparator) to improve the speed and a DCO (Digitally Controlled Oscillator) without timing hazard.
Externí odkaz:
https://explore.openaire.eu/search/publication?articleId=jairo_______::2f4e21f4a200e75945f012fd0f6a7be6
http://hdl.handle.net/2324/1474940
http://hdl.handle.net/2324/1474940
Publikováno v:
Analog Integrated Circuits & Signal Processing; Mar2002, Vol. 30 Issue 3, p217-226, 10p
Publikováno v:
Electronics & Communications in Japan, Part 2: Electronics; Dec95, Vol. 78 Issue 12, p104-114, 11p
Conference
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Conference
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.