Zobrazeno 1 - 5
of 5
pro vyhledávání: '"N.G. Malur"'
Autor:
John Wu, J. Hsu, G. Gruber, Anand Dixit, D. Chen, Jason M. Hart, D. Greenley, C. Chou, K. Ho, N.G. Malur, Lik T. Cheng, K.T. Lee
Publikováno v:
IEEE Journal of Solid-State Circuits. 41:210-217
This fourth-generation processor combines two enhanced third-generation cores using an advanced 90-nm dual-Vt, dual-gate-oxide technology. Hardware additions feature expanded caches and inclusion of a 2-MB Level-2 cache and a Level-3 tag. Layout was
Externí odkaz:
https://explore.openaire.eu/search/publication?articleId=doi_________::313518a13f63277935c31ac6afcea06d
https://doi.org/10.1109/jssc.2005.859895
https://doi.org/10.1109/jssc.2005.859895
Autor:
Choon Ping Chng, A.A. Martin, Baoqing Huang, Sourav Ghosh, Xin Liu, S. Zambere, B. Sur, V. Adler, Tan Canh Hoang, N.G. Malur, Marc Tremblay, A. Liebermensch, Suman Kant, Cong Khieu, S. Kumar, F. Chiu, Sung-Hun Oh, Jin Zong, I. Orginos, D. Vo, Yuefei Ge, Hiep Ngo, Allan Tzeng, L. Shih, A. Kowalczyk, Lan Lee, W.J. de Lange, Y.S. Kao, C. Amir
Publikováno v:
IEEE Journal of Solid-State Circuits. 36:1609-1616
The first implementation of MAJC architecture achieves high performance by using very long instruction word (VLIW), single instruction multiple data (SIMD), and chip multiprocessing. The chip integrates two processors, a memory controller, two high-s
Externí odkaz:
https://explore.openaire.eu/search/publication?articleId=doi_________::b8f44a1fd32847413217e2c63d26f406
https://doi.org/10.1109/4.962280
https://doi.org/10.1109/4.962280
Autor:
C. Amir, D. Vo, D. Pini, A. Kowalczyk, Xin Liu, Sung-Hun Oh, Baoqing Huang, V. Adler, S. Kumar, Sourav Ghosh, Lan Lee, B. Sur, Allan Tzeng, N.G. Malur, Yuefei Ge, Chung Lau, W.J. de Lange, S. Zambare, Y.S. Kao, Cong Khieu, Jin Zong, F. Chiu, A. Liebermensch, Tan Hoang, S. Dubler, I. Orginos, Choon Chug, L. Shih, R. Hu, Suman Kant, Hiep Ngo
Publikováno v:
2001 IEEE International Solid-State Circuits Conference. Digest of Technical Papers. ISSCC (Cat. No.01CH37177).
The MAJC 5200 is a dual 32b microprocessor system-on-a-chip, utilizing 0.22 /spl mu/m CMOS with all-Cu interconnect. Two CPUs, delivering GGFLOPS and 13GOPS at 500 MHz, are tightly coupled through a shared, coherent, 4-way set associative 16 KB data
Externí odkaz:
https://explore.openaire.eu/search/publication?articleId=doi_________::4cc9093764d1aa84e731202d34375288
https://doi.org/10.1109/isscc.2001.912619
https://doi.org/10.1109/isscc.2001.912619
Akademický článek
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Akademický článek
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.