Zobrazeno 1 - 10
of 10
pro vyhledávání: '"Mark D. Jacunski"'
Publikováno v:
IEEE Design & Test of Computers. 28:14-21
As power and density requirements for embedded memories grow, products ranging from mobile applications to high-performance microprocessors are increasingly looking toward eDRAM as an alternative to SRAM. This article describes the state of the art i
Autor:
Mark D. Jacunski, P. K. Lane, Michael A. Roberge, Dale E. Pontius, S. Sliva, John A. Fifield, Robert E. Busch, Adrian J. Paparelli, Darren L. Anand, Gary Pomichter, Matthew C. Lanahan
Publikováno v:
CICC
A family of embedded DRAMs which are fabricated in 45nm SOI technology is presented. The fast eDRAM has 64 b/BL and achieves a random cycle time of 1.3ns for V DD = 1.00V and typical process. The dense eDRAM has 128 b/BL and operates in multi-bank mo
Autor:
Kevin J. Nowka, Kanak B. Agarwal, Subramanian S. Iyer, Toshiaki Kirihata, John E. Barth, Mark D. Jacunski, Jerry D. Hayes
Publikováno v:
2010 Symposium on VLSI Circuits.
A technique for in-situ measurement of process variation in deep trench capacitance, bitline capacitance, and device threshold voltage in embedded DRAM arrays is presented. The technique is used to directly measure the parameter statistics in two pro
Autor:
J. Paparelli, John A. Fifield, Dale E. Pontius, Michael A. Roberge, S. Sliva, Kevin W. Gorman, Jeffrey H. Dreibelbis, Darren L. Anand, J. Covino, G. Pomichter, Mark D. Jacunski
Publikováno v:
CICC
An embedded DRAM macro fabricated in 65 nm CMOS achieves 1.0 GHz multi-banked operation at 1.0 V yielding 584 Gbits/sec. The array utilizes a 0.1 1 mum2 cell with 20 fF deep trench capacitor and 2.2 nm gate oxide transfer gate. Concurrent refresh all
Autor:
P. Poechmueller, Scott C. Lewis, M. Clark, Jack Morrish, T. Vogelsang, E. Stahl, M. Roberge, W. Mueller, H. Streif, Andre Sturm, G. Bronner, T. Nostrand, E. Thoma, Mark D. Jacunski, J. Heath, M. Kleiner, Malissa J. Wood, S. Wuensche, J. Gabric, M. Killian
Publikováno v:
2002 Symposium on VLSI Circuits. Digest of Technical Papers (Cat. No.02CH37302).
This paper describes a 512 Mb DDR SDRAM in 110 nm technology based on a highly cost efficient 8F/sup 2/ trench capacitor cell with a double gate vertical pass transistor. The product also features a bitline voltage generator using a distributed outpu
Akademický článek
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Akademický článek
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Conference
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Conference
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Conference
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.