Zobrazeno 1 - 10
of 52
pro vyhledávání: '"M. Ronay"'
Autor:
Kathryn W. Guarini, Guy M. Cohen, H.J. Hovel, J. Benedict, C. Cabral, K. Petrarca, Diane C. Boyd, Raymond M. Sicina, J.H. Yoon, J. Newbury, P. Kozlowski, Paul M. Solomon, Hon-Sum Philip Wong, Christopher P. D'Emic, A. Krasnoperova, M. Ronay, K.K. Chan, V. Ku, O. Dokumaci, Christian Lavoie, Inna V. Babich, J.J. Bucchignano, E.C. Jones, J. Treichler, Y. Zhang
Publikováno v:
IEEE Circuits and Devices Magazine. 19:48-62
A planar self-aligned double-gate MOSFET process has been implemented where a unique sidewall source/drain structure (S/D) permits self-aligned patterning of the back-gate layer after the S/D structure is in place. This allows coupling the silicon th
Autor:
M. Okazaki, M. Ronay, P. Kücher, T. Matsuda, S. Nguyen, Herbert Palm, J. Gambino, T. Licata, H. Aochi
Publikováno v:
Applied Surface Science. 91:359-366
An advanced three-level interconnect technology for 0.25 μm design rule has been developed for a 256M DRAM process, that provides increased circuit density, improved manufacturability and reduced cost. The process includes a polycide gate stack, sel
Autor:
Stefan J. Weber, L. Yang, G.Z. Lu, R.F. Schnabel, D. Tobben, Chenting Lin, J. L. Hurd, Sunny Chiang, R. Filippi, J. Ning, Kenneth P. Rodbell, T. Gou, R. Longo, M. Ronay, Roderick C. Mosely, L. Gignac, Mark Hoinkis, R. Ploessl, S. Voss, Clevenger Leigh Anne H, Jeffrey P. Gambino, Lian-Yuh Chen, G. Costrini, D.M. Dobuzinsky, J.F. Nuetzel, R. C. Iggulden
Publikováno v:
Proceedings of the IEEE 1998 International Interconnect Technology Conference (Cat. No.98EX102).
As VLSI back end of line (BEOL) wiring is scaled to 0.175 /spl mu/m dimensions and sub-0.5 /spl mu/m pitches, the challenges to conventional Al RIE BEOL processes are the etching and the reliability of tall/narrow Al lines and the oxide gap fill and
Autor:
C. Cabral, Diane C. Boyd, E.C. Jones, Kathryn W. Guarini, K.K. Chan, J. Treichler, J.J. Bucchignano, Victor Ku, J. Newbury, Y. Zhang, Hon-Sum Philip Wong, A. Krasnoperova, Christopher P. D'Emic, Raymond M. Sicina, M. Ronay, O. Dokumaci, Guy M. Cohen, P. Kozlowski, Christian Lavoie, Paul M. Solomon, Inna V. Babich, K.S. Petrarca
Publikováno v:
International Electron Devices Meeting. Technical Digest (Cat. No.01CH37224).
We introduce a planar, triple-self-aligned double-gate FET structure ("PAGODA"). Device fabrication incorporates wafer bonding, front-end CMP, mixed optical/e-beam lithography, silicided silicon source/drain sidewalls, and back gate undercut and pass
Conference
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Conference
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Akademický článek
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Akademický článek
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Akademický článek
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Akademický článek
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.