Zobrazeno 1 - 9
of 9
pro vyhledávání: '"M. Nishigoori"'
Autor:
T. Nakayama, Y. Ueno, M. Nishigoori, S. Ikeda, R. Madurawe, Y. Ishimoto, A. Suzuki, Hisato Oyamatsu, T. Ishida, S. Wu, T. Naito, T. Onoduka, W. Chung
Publikováno v:
2010 Symposium on VLSI Technology.
World's first monolithically integrated Thin-Film-Transistor (TFT) SRAM configuration circuits over 90nm 9 layers of Cu interconnect CMOS is successfully fabricated at 300mm LSI mass production line for 3-dimensional Field Programmable Gate Arrays (3
Autor:
M. Inohara, T. Watanabe, T. Kitano, Y. Nakahara, N. Matsunaga, E. Hasegawa, Y. Kitamura, S. Hasegawa, S. Muramatsu, S. Nagahara, G. Tsutsui, H. Harakawa, T. Ishizuka, H. Okamoto, N. Okada, M. Satake, H. Aizawa, Y. Suzuki, Kazuaki Nakajima, K. Takeda, T. Fukushima, T. Hirai, S. Mimotogi, S. Aota, Atsushi Azuma, H. Onoda, K. Miyashita, T. Oki, K. Nakatsuka, T. Nakayama, Y. Goto, K. Taniguchi, K. Takahata, S. Okamoto, R. Ogawa, K. Utsumi, S. Watanabe, M. Tanaka, M. Tagami, K. Okano, K. Kojima, Y. Yoshimizu, Fumiyoshi Matsuoka, N. Nakamura, T. Iwamoto, A. Nomachi, M. Tominaga, K. Nagatomo, S. Inumiya, T. Komukai, T. Ishida, H. Naruse, M. Nishigoori, T. Suzuki, N. Kariya, T. Sasaki
Publikováno v:
2008 IEEE International Electron Devices Meeting.
For the first time, we demonstrate standard cell gate density of 3650 KGate/mm2 and SRAM cell of 0.124 mum2 for 32 nm CMOS platform technology. Both advanced single exposure (SE) lithography and gate-first metal gate/high-k (MG/HK) process contribute
Autor:
Naoki Nagashima, T. Noguchi, Y. Okamoto, M. Uematsu, K. Okano, K. Takahashi, H. Takahashi, M. Kanda, M. Nishigoori, Hisato Oyamatsu, Masakazu Kakumu, Eiji Morifuji, Y. Fujimoto, H. Tsuno, S. Yamada, S. Matsuda
Publikováno v:
2003 Symposium on VLSI Technology. Digest of Technical Papers (IEEE Cat. No.03CH37407).
We show very high density embedded 6T-SRAM cell of 0.56 /spl mu/m/sup 2/. This is the smallest value reported so far. Developed embedded SRAM cell achieves adequate SNM of 90 mV at 0.6 V on high performance 65 nm SoC platform (CMOS5).
Autor:
Satoshi Inaba, M. Kanda, Masakazu Kakumu, Eiji Morifuji, K. Hiyama, Ichiro Mizushima, Tadaomi Sakurai, K. Yasumoto, Mariko Takayanagi, N. Yanagiya, Naoki Nagashima, M. Habu, Hideaki Harakawa, S. Yamada, K. Okano, S. Matsuda, M. Nishigoori, M. Moriuchi, T. Yamamoto, T. Noguchi, Kazuya Ohuchi, K. Kokubun, Hiroki Okamoto, H. Tsuno, K. Takahasi, J. Yoshikawa, T. Ishizuka, Hisato Oyamatsu, Y. Shoda, T. Suzuki, Y. Matsubara, M. Kishida, K. Honda, H. Matsumori
Publikováno v:
Scopus-Elsevier
In this paper, we present a 65 nm CMOS technology for high performance SoC (system-on-chip), especially for broadband core chip applications. Logic gate length is scaled down to 30 nm, and embedded SRAM cell size is shrunk to 0.6 /spl mu/m/sup 2/. Em
Externí odkaz:
https://explore.openaire.eu/search/publication?articleId=doi_dedup___::390755994f21c66e7eeac06fc213e1ee
http://www.scopus.com/inward/record.url?eid=2-s2.0-0036931971&partnerID=MN8TOARS
http://www.scopus.com/inward/record.url?eid=2-s2.0-0036931971&partnerID=MN8TOARS
Conference
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Conference
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Conference
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Conference
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Conference
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.