Zobrazeno 1 - 9
of 9
pro vyhledávání: '"M. Ishiwaki"'
Autor:
J. Perry, Masao Nakaya, Harufusa Kondoh, James C. Morizio, T. Kocak, G. Lynch, M. Hood, C. Geddie, M. Ishiwaki, Hideyuki Noda, T. Okuda, Takahiro Miki, Toshio Kumamoto, S. Madhavapeddi, C. Hughes, I.M. Hoke
Publikováno v:
Morizio, J, Hoke, M, Kocak, T & Geddie, C E A 2000, ' 14-bit 2.2-MS/s sigma-delta ADC's ', IEEE Journal of Solid-State Circuits, vol. 35, no. 7, pp. 968-976 . https://doi.org/10.1109/4.848205
This paper presents the design and test results of a fourth-order and sixth-order 14-bit 2.2-MS/s sigma-delta analog-to-digital converter (ADC). The analog modulator and digital decimator sections were implemented in a 0.35 /spl mu/m CMOS double-poly
Autor:
M. Ishiwaki, Hideaki Yamanaka, Yoshio Matsuda, S. Kohama, H. Yamada, Y. Sasaki, Kazuyoshi Oshima, Munenori Kamakura-shi Tsuzuki, Harufusa Kondoh, Atsushi Iwabu, H. Saito, H. Notani, S. Nishio
Publikováno v:
IEEE Journal on Selected Areas in Communications. 15:773-784
The shared-buffering architecture is promising to make a large-scale ATM switch with small buffer size. However, there are two important problems, namely, memory-access speed and complex-control implementation. Advanced 0.5 /spl mu/m CMOS technology
Publikováno v:
Proceedings of IEEE Custom Integrated Circuits Conference - CICC '94.
A new approach to implement queues for controlling ATM switch LSI is presented. We combined a self-timed FIFO with a search circuit that finds the earliest entry for each output port. Using this architecture, queues provided for each output port can
Autor:
H. Kondoh, K. Oshima, Hiromi Notani, H. Saito, S. Nishio, M. Takashima, S. Kohama, Y. Sasaki, M. Kitao, Yoshio Matsuda, M. Ishiwaki, Atsushi Iwabu, T. Yoshimura
Publikováno v:
1997 IEEE International Solids-State Circuits Conference. Digest of Technical Papers.
A 0.5 /spl mu/m CMOS 622Mb/s 32/spl times/8 shared-buffer ATM switch chip set consists ofa buffer LSI and a control LSI. It has a 768-cell on-chip buffer controlled by a searchable address queue running at 400 MHz with a double-edge triggered hand-sh
Autor:
J. Morizio, M. Hoke, T. Kocak, C. Geddie, C. Hughes, J. Perry, S. Madhavapeddi, M. Hood, W. Huffman, T. Okuda, H. Noda, Y. Morimoto, T. Kumamoto, M. Ishiwaki, H. Kondoh, M. Nakaya, T. Miki
Publikováno v:
Morizio, J, Hoke, M, Kocak, T & Geddie, C 2000, SNDR sensitivity analysis for cascaded ΣΔ modulators . in IEEE International Symposium on Circuits and Systems. Emerging Technologies for the 21st Century, Geneva . vol. 3, Institute of Electrical and Electronics Engineers (IEEE), pp. 765-762, International Symposium on Circuits and Systems, Geneva, Switzerland, 1/05/00 . https://doi.org/10.1109/ISCAS.2000.856172
Cascade, single and multi-bit, ΣΔ architectures provide stable, high order quantization noise shaping used in high resolution A/D conversion. One major disadvantage of cascaded ΣΔ topologies is the extreme SNDR sensitivity to gain mismatch betwee
Akademický článek
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Akademický článek
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Conference
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Conference
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.