Zobrazeno 1 - 8
of 8
pro vyhledávání: '"Kyoung Hwan Kwon"'
Publikováno v:
ICECS
This paper describes a new scalable systolic memory architecture. It provides low initial latency and high throughput using three directional systolic dataflows. The throughput is determined not by the entire memory size of designed chip but by the s
Publikováno v:
Proceedings of Digital Processing Applications (TENCON '96).
This paper proposes a scalable memory architecture with systolic dataflow. We divided the entire memory into N/spl times/N sub-memory blocks and placed them onto a scaleable two dimensional array that has communication channels of a partial binary tr
Publikováno v:
VLSI Design
This paper proposes a new scalable memory architecture with pipeline technique and systolic data flow. We divided entire memory into N/spl times/N sub-memory blocks and placed them onto scalable two-dimensional array that has communication channel of
Publikováno v:
Proceedings Tenth International Conference on VLSI Design; 1997, p257-260, 4p
Publikováno v:
Proceedings of Digital Processing Applications (TENCON '96); 1996, Issue 1, p371-371, 1p
Publikováno v:
Proceedings of Third International Conference on Electronics, Circuits & Systems; 1996, Issue 2, p667-667, 1p
Conference
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Conference
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.