Zobrazeno 1 - 10
of 97
pro vyhledávání: '"K, Dabbagh"'
Autor:
H. Kiefel, J. Guagua, D. Haria, J. Lee, E. Casey, K. Roskamp, M. Willcoxon, K. Dabbagh, J. Dal Porto
Publikováno v:
Annals of Oncology. 33:S887-S888
Autor:
I Shilova, C La Chat, E Nigatu, E Messner, J Desnoyer, M Willcoxon, S Banas, D Ravichandar, N Narayan, T DeSantis, K Dabbagh, L Yamamoto
Publikováno v:
Journal of Crohn's and Colitis. 16:i102-i102
Background In Inflammatory Bowel Disease (IBD), intestinal barrier dysfunction and epithelial cell injury are believed to be associated with activation of the immune system to drive disease-associated inflammation, which together constitute key featu
Autor:
D. Haria, J.D. Ravichandar, S. Lau, K. Dabbagh, J. Guagua, J. Desnoyer, E. Rutherford, J. Lee, P. Lal, Helena Kiefel
Publikováno v:
Annals of Oncology. 32:S858
Akademický článek
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Akademický článek
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Akademický článek
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Publikováno v:
B33. IMMUNOLOGY/INFLAMMATION.
Publikováno v:
Scopus-Elsevier
A new high-speed successive approximation analog-to-digital converter architecture is presented. Two bits extraction in each clock cycle is the key idea to double the conversion speed. Generating reference levels for three comparators with only two D
Publikováno v:
ICECS
This paper presents a new hardware efficient approach for low power implementation of FIR digital filters. To reduce power consumption, filter's multipliers are split to global and local multiplication units by splitting CSD representation of filter
Publikováno v:
SCS 2003. International Symposium on Signals, Circuits and Systems. Proceedings (Cat. No.03EX720).
This paper presents the self-timed design of 8-point pipeline floating point FFT processor. The self-timed technique is used to overcome global clock overhead and distribution problem in synchronous FFT processors due to large area size of floating p