Zobrazeno 1 - 10
of 35
pro vyhledávání: '"Jose Anup P"'
Akademický článek
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Autor:
Valentin Abramzon, Amir Amirkhany, Wei Xiong, Michael Wang, Jose Anup P, Elzeftawi Mohamed, Young-Hoon Song, Shiva Moballegh, Jalil Kamali, Kyunglok Kim
Publikováno v:
SID Symposium Digest of Technical Papers. 50:334-337
Externí odkaz:
https://explore.openaire.eu/search/publication?articleId=doi_________::a682451544e6e348db355cdba2f525f2
https://doi.org/10.1002/sdtp.12924
https://doi.org/10.1002/sdtp.12924
Autor:
Sabarish Sankaranarayanan, Jose Anup P, Valentin Abramzon, Jalil Kamali, Elzeftawi Mohamed, Shiva Moballegh, Nancy Jaffari, Keisuke Saito, Michael Wang, Amir Amirkhany, Wei Xiong, Mohammad Hekmat, Gaurav Malhotra
Publikováno v:
SID Symposium Digest of Technical Papers. 48:108-111
A 6Gb/s per lane ultra-definition display interface (UDDI) system is presented to reduce the production cost and to improve the form-factor of Quad-UHD TV panels. The receiver (RX) is implemented in a 0.18um Source IC process. The transmitter (TX) is
Externí odkaz:
https://explore.openaire.eu/search/publication?articleId=doi_________::900b5d72e4fd3d73dfd45e39d35227bb
https://doi.org/10.1002/sdtp.11592
https://doi.org/10.1002/sdtp.11592
Autor:
Park, Dongwon, Bae, Jongman, Kim, Hyunsu, Amirkhany, Amir, Jose, Anup, Seto, Frank, Stolitzka, Dale, Min, Kyungyoul, Choe, Wonjun
Publikováno v:
SID Symposium Digest of Technical Papers; June 2022, Vol. 53 Issue: 1 p159-162, 4p
Autor:
Michael Wang, Valentin Abramzon, Amir Amirkhany, Shiva Moballegh, Young-Hoon Song, Kyunglok Kim, Elzeftawi Mohamed, Jalil Kamali, Jose Anup P
Publikováno v:
CICC
This paper presents a 5–10Gbps forwarded-clock interface with per-lane clock de-skew utilizing a novel IQ-generation (IQ-gen) circuit as the RX front-end of the forwarded-clock path. The IQ-gen, used to restore a 250mV-pp TX clock over a 14dB-loss
Externí odkaz:
https://explore.openaire.eu/search/publication?articleId=doi_________::97abe5b44a3b8083614f88141171d8c5
https://doi.org/10.1109/cicc.2019.8780340
https://doi.org/10.1109/cicc.2019.8780340
Akademický článek
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Autor:
Zhaoyin Daniel Wu, Kenny Hsieh, Wayne Y. Fang, Didem Turker, Jose Anup P, Jafar Savoj, Declan Carey, Yohan Frans, Hesam Amir-Aslanzadeh, Marc Erett, Jay Im, Ken Chang, Adebabay M. Bekele, Parag Upadhyaya
Publikováno v:
IEEE Journal of Solid-State Circuits. 50:1932-1944
This paper describes a 0.5–16.3 Gb/s fully adaptive wireline transceiver embedded in 20 nm CMOS FPGA. The receiver utilizes bandwidth adjustable CTLE and adjustable output capacitance at the AGC to support wide range of channel loss profiles. A mod
Externí odkaz:
https://explore.openaire.eu/search/publication?articleId=doi_________::e3e216d0f8d5d884b943fef338562ddc
https://doi.org/10.1109/jssc.2015.2413849
https://doi.org/10.1109/jssc.2015.2413849
Akademický článek
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Autor:
Xuewen Jiang, Kenny Hsieh, Jason Gong, Didem Turker, Siok Wei Lim, Jose Anup P, Jay Im, Arianne Roldan, Fu-Tai An, Vassili Kireev, Ken Chang, Parag Upadhyaya, Daniel Wu, Jafar Savoj
Publikováno v:
IEEE Journal of Solid-State Circuits. 48:2582-2594
This paper describes the design of a 0.5-6.6 Gb/s fully-adaptive low-power quad transceiver embedded in low-leakage 28 nm CMOS FPGAs. Integration techniques enable the utilization of the transceiver in FPGAs with both wire-bond and flip-chip packages
Externí odkaz:
https://explore.openaire.eu/search/publication?articleId=doi_________::96cad245e500b90f0621bff748044dfb
https://doi.org/10.1109/jssc.2013.2274824
https://doi.org/10.1109/jssc.2013.2274824
Autor:
Kenneth L. Shepard, Jose Anup P
Publikováno v:
IEEE Journal of Solid-State Circuits. 42:1415-1424
In this paper, we describe the use of distributed loss compensation to provide nearly transmission-line behavior for long on-chip interconnects. Negative impedance converters (NICs) inserted at regular intervals along an on-chip line are shown to red
Externí odkaz:
https://explore.openaire.eu/search/publication?articleId=doi_________::eeb06c85adba74d6457a554e3d7079bb
https://doi.org/10.1109/jssc.2007.897165
https://doi.org/10.1109/jssc.2007.897165