Zobrazeno 1 - 10
of 4 984
pro vyhledávání: '"Hardware synthesis"'
To fully exploit the physics potential of current and future high energy particle colliders, machine learning (ML) can be implemented in detector electronics for intelligent data processing and acquisition. The implementation of ML in real-time at co
Externí odkaz:
http://arxiv.org/abs/2411.11678
Akademický článek
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Akademický článek
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Nowadays, shallow and deep Neural Networks (NNs) have vast applications including biomedical engineering, image processing, computer vision, and speech recognition. Many researchers have developed hardware accelerators including field-programmable ga
Externí odkaz:
http://arxiv.org/abs/2105.07131
Autor:
Damaj, Issam
Publikováno v:
Jrnl. Comp. Sc. & Tech. Springer. 22(2007) 60-70
Programmable Logic Devices (PLDs) continue to grow in size and currently contain several millions of gates. At the same time, research effort is going into higher-level hardware synthesis methodologies for reconfigurable computing that can exploit PL
Externí odkaz:
http://arxiv.org/abs/1904.03756
The JUNIPER project is developing a framework for the construction of large-scale distributed systems in which execution time bounds can be guaranteed. Part of this work involves the automatic implementation of input Java code on FPGAs, both for spee
Externí odkaz:
http://arxiv.org/abs/1508.07142
Akademický článek
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Publikováno v:
IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. 41:614-627
A well-known approach for generating custom hardware with high throughput and low resource usage is modulo scheduling, in which the number of clock cycles between successive inputs (the initiation interval, II) can be lower than the latency of the co
Externí odkaz:
https://explore.openaire.eu/search/publication?articleId=doi_dedup___::59028d7356edf250f3e68216d6313243
https://doi.org/10.1109/tcad.2021.3060320
https://doi.org/10.1109/tcad.2021.3060320
