Zobrazeno 1 - 10
of 338
pro vyhledávání: '"Gate sizing"'
Autor:
Sayed Alireza Sajjadi, Sayed Alireza Sadrossadat, Ali Moftakharzadeh, Morteza Nabavi, Mohamad Sawan
Publikováno v:
IEEE Access, Vol 12, Pp 113944-113959 (2024)
In this paper, we propose a method based on deep neural networks for the statistical design of flip-flops, taking into account nonlinear performance constraints. Flip-flop design and manufacturing are influenced by random variations in the technologi
Externí odkaz:
https://doaj.org/article/2bbeab0115fa470ea14ec7bf132bd1d9
Akademický článek
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Akademický článek
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Publikováno v:
IEEE Access, Vol 7, Pp 66485-66495 (2019)
Due to the reduction in device feature size and supply voltage, achieving soft error reliability in sub-micrometer digital circuits is becoming extremely challenging. We consider the problem of choosing the gate sizes in a combinational logic circuit
Externí odkaz:
https://doaj.org/article/e000b8ed49f34308901b4eb50f6f9305
Publikováno v:
Technologies, Vol 9, Iss 4, p 92 (2021)
Timing closure remains one of the most critical challenges of a physical synthesis flow, especially when the design operates under multiple operating conditions. Even if timing is almost closed at the end of the flow, last-mile placement and routing
Externí odkaz:
https://doaj.org/article/1d7c22247d224bc5b7e2a44a6423db01
Akademický článek
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Publikováno v:
Technologies, Vol 8, Iss 2, p 25 (2020)
The impact of process variations on circuit performance has become more critical with the technological scaling, and the increasing level of integration of integrated circuits. The degradation of the performance of the circuit means economic losses.
Externí odkaz:
https://doaj.org/article/ef81bec8441049b69063b1b63eb37bed
Akademický článek
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Akademický článek
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Autor:
Srinath R. Naidu
Publikováno v:
Optimization and Engineering. 23:947-982
This paper proposes a novel geometric programming based formulation to solve a gate-sizing and retiming problem in the context of circuit optimization. The gate-sizing aspect of the problem involves continuous variables while the retiming problem inv
Externí odkaz:
https://explore.openaire.eu/search/publication?articleId=doi_________::2b8472dd751de013c39f19bc3062b846
https://doi.org/10.1007/s11081-021-09616-0
https://doi.org/10.1007/s11081-021-09616-0