Zobrazeno 1 - 10
of 101
pro vyhledávání: '"Digital delay locked loop"'
Akademický článek
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Autor:
Muhammad Riaz Ur Rehman, Arash Hejazi, Imran Ali, Jae Jin Lee, Seong Jin Oh, Younggun Pu, Kang-Yoon Lee
Publikováno v:
IEEE Access, Vol 8, Pp 57722-57732 (2020)
This paper presents a design of 6.8 mW all digital delay locked loop (ADDLL) with digitally controlled dither cancellation (DCDC) for time to digital converter (TDC) in ranging sensors. ADDLL uses the accumulator (ACC) to control the delay of digital
Externí odkaz:
https://doaj.org/article/0615578ba8544ce18e198d85b7edbdae
Akademický článek
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Publikováno v:
Sensors, Vol 22, Iss 1, p 284 (2021)
This paper presents a low jitter All-Digital Delay-Locked Loop (ADDLL) with fast lock time and process immunity. A coarse locking algorithm is proposed to prevent harmonic locking with just a small increase in hardware resources. In order to effectiv
Externí odkaz:
https://doaj.org/article/8433f0713aef408481fb4a22e496946a
Akademický článek
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Akademický článek
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Publikováno v:
The Journal of Korean Institute of Electromagnetic Engineering and Science. 31:571-576
Externí odkaz:
https://explore.openaire.eu/search/publication?articleId=doi_________::5e6fff86f7a7302f8a647412d24e25e5
https://doi.org/10.5515/kjkiees.2020.31.7.571
https://doi.org/10.5515/kjkiees.2020.31.7.571
Autor:
Seong Jin Oh, Muhammad Riaz Ur Rehman, YoungGun Pu, Imran Ali, Jae-Jin Lee, Arash Hejazi, Kang-Yoon Lee
Publikováno v:
IEEE Access, Vol 8, Pp 57722-57732 (2020)
This paper presents a design of 6.8 mW all digital delay locked loop (ADDLL) with digitally controlled dither cancellation (DCDC) for time to digital converter (TDC) in ranging sensors. ADDLL uses the accumulator (ACC) to control the delay of digital
Externí odkaz:
https://explore.openaire.eu/search/publication?articleId=doi_dedup___::87f71952ba88257568ae4cef73c8e5c1
https://ieeexplore.ieee.org/document/9045937/
https://ieeexplore.ieee.org/document/9045937/
Autor:
Ko-Chi Kuo
Publikováno v:
2021 18th International SoC Design Conference (ISOCC).
Externí odkaz:
https://explore.openaire.eu/search/publication?articleId=doi_________::5f6e9ecd571db52a2d12397f66b3f2b3
https://doi.org/10.1109/isocc53507.2021.9613874
https://doi.org/10.1109/isocc53507.2021.9613874
Akademický článek
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.