Zobrazeno 1 - 10
of 899
pro vyhledávání: '"Digital delay locked loop"'
Autor:
Muhammad Riaz Ur Rehman, Arash Hejazi, Imran Ali, Jae Jin Lee, Seong Jin Oh, Younggun Pu, Kang-Yoon Lee
Publikováno v:
IEEE Access, Vol 8, Pp 57722-57732 (2020)
This paper presents a design of 6.8 mW all digital delay locked loop (ADDLL) with digitally controlled dither cancellation (DCDC) for time to digital converter (TDC) in ranging sensors. ADDLL uses the accumulator (ACC) to control the delay of digital
Externí odkaz:
https://doaj.org/article/0615578ba8544ce18e198d85b7edbdae
Akademický článek
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Autor:
Jen‐Chieh Liu, Chuan Yang
Publikováno v:
Electronics Letters, Vol 59, Iss 11, Pp n/a-n/a (2023)
Abstract This paper proposes a digital delay locked loop (DLL) with a monotonic delay line (DL). This DLL adopts the calibration mode to reduce the non‐monotonic effects for the coarse‐tuning delay line (CTDL) and the fine‐tuning delay line (FT
Externí odkaz:
https://doaj.org/article/62bd59449dc5473dab15bd2cc36186a7
Akademický článek
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Akademický článek
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Publikováno v:
Sensors, Vol 22, Iss 1, p 284 (2021)
This paper presents a low jitter All-Digital Delay-Locked Loop (ADDLL) with fast lock time and process immunity. A coarse locking algorithm is proposed to prevent harmonic locking with just a small increase in hardware resources. In order to effectiv
Externí odkaz:
https://doaj.org/article/8433f0713aef408481fb4a22e496946a
Autor:
Chung, Ching-Che, Hou, Chi-Yu
Publikováno v:
In Microelectronics Journal December 2017 70:63-71
Akademický článek
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Conference
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Autor:
Seong Jin Oh, Muhammad Riaz Ur Rehman, YoungGun Pu, Imran Ali, Jae-Jin Lee, Arash Hejazi, Kang-Yoon Lee
Publikováno v:
IEEE Access, Vol 8, Pp 57722-57732 (2020)
This paper presents a design of 6.8 mW all digital delay locked loop (ADDLL) with digitally controlled dither cancellation (DCDC) for time to digital converter (TDC) in ranging sensors. ADDLL uses the accumulator (ACC) to control the delay of digital
Externí odkaz:
https://explore.openaire.eu/search/publication?articleId=doi_dedup___::87f71952ba88257568ae4cef73c8e5c1
https://ieeexplore.ieee.org/document/9045937/
https://ieeexplore.ieee.org/document/9045937/