Zobrazeno 1 - 10
of 14
pro vyhledávání: '"D. Storaska"'
Autor:
G. Gangasani, D. Hanson, D. Storaska, H. H. Xu, M. Kelly, M. Shannon, M. Sorna, M. Wielgos, P. B. Ramakrishna, S. Shi, S. Parker, U. K. Shukla, W. Kelly, W. Su, Z. Yu
Publikováno v:
2022 IEEE International Solid- State Circuits Conference (ISSCC).
Externí odkaz:
https://explore.openaire.eu/search/publication?articleId=doi_________::0de2b0f18e1d9a1fb17927a48f0f09c9
https://doi.org/10.1109/isscc42614.2022.9731636
https://doi.org/10.1109/isscc42614.2022.9731636
Publikováno v:
IEEE Journal of Solid-State Circuits. 35:552-563
An brief overview is given of the voltage generator system of a 1-Gb synchronous DRAM. The design serves as an example for a state-of-the-art DRAM voltage generator system. A general analysis of the required controlling functionality is derived. A un
Externí odkaz:
https://explore.openaire.eu/search/publication?articleId=doi_________::83f161601f546a09526a5c000e6e250e
https://doi.org/10.1109/4.839915
https://doi.org/10.1109/4.839915
Autor:
G. Fredernan, Dale E. Pontius, Chomg-Lii Hwang, S. W. Tomashot, Toshiaki Kirihata, M. Wordernan, D. Storaska, Sang Hoo Dhong, Brian L. Ji, John A. Fifield
Publikováno v:
2002 Symposium on VLSI Circuits. Digest of Technical Papers (Cat. No.02CH37302).
High performance devices available in a logic-based embedded DRAM process can be used to significantly improve eDRAM performance. However, random access cycle time of conventional eDRAMs remains around 6 ns. In this work, a novel destructive-read arc
Externí odkaz:
https://explore.openaire.eu/search/publication?articleId=doi_________::47cd0320334aacb85fa7087492876352
https://doi.org/10.1109/vlsic.2002.1015077
https://doi.org/10.1109/vlsic.2002.1015077
Autor:
T. Kirihata, G. Mueller, B. Ji, G. Frankowsky, J. Ross, H. Terletzki, D. Netis, O. Weinfurtner, D. Hanson, G. Daniel, L. Hsu, D. Storaska, A. Reith, M. Hug, K. Guay, M. Selz, P. Poechmueller, H. Hoenigschmid, M. Wordeman
Publikováno v:
1999 IEEE International Solid-State Circuits Conference. Digest of Technical Papers. ISSCC. First Edition (Cat. No.99CH36278).
Externí odkaz:
https://explore.openaire.eu/search/publication?articleId=doi_________::0f0fcd0b78e94558e71dcbe866b56be3
https://doi.org/10.1109/isscc.1999.759336
https://doi.org/10.1109/isscc.1999.759336
Autor:
H. Hoenigschmid, A. Frey, J. DeBrosse, T. Kirihata, G. Mueller, G. Daniel, G. Frankowsky, K. Guay, D. Hanson, L. Hsu, B. Ji, D. Netis, S. Panaroni, C. Radens, A. Reith, D. Storaska, H. Terletzki, O. Weinfurtner, J. Alsmeier, W. Weber, M. Wordeman
Publikováno v:
1999 Symposium on VLSI Circuits. Digest of Papers (IEEE Cat. No.99CH36326).
A 7F/sup 2/ DRAM cell and corresponding vertically folded bitline architecture has been fabricated using a 0.175 /spl mu/m CMOS technology. This concept features an advanced 30/spl deg/ tilted array device layout and an area penalty free inter BL twi
Externí odkaz:
https://explore.openaire.eu/search/publication?articleId=doi_________::5c35397f81af4dcc1520655829b3f0c9
https://doi.org/10.1109/vlsic.1999.797259
https://doi.org/10.1109/vlsic.1999.797259
Conference
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Conference
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Akademický článek
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Conference
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Conference
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.