Zobrazeno 1 - 10
of 43
pro vyhledávání: '"Chip multiprocessors (CMPs)"'
Autor:
Qianqian Wu, Zhenzhou Ji
Publikováno v:
IEEE Access, Vol 7, Pp 182207-182216 (2019)
The last level cache (LLC) in shared configuration is widely used in the tiled chip multiprocessors (CMPs), which reduces the off-chip miss rate but incurs the long on-chip access latency. The state-of-the-art Locality-Aware Data Replication (LADR) s
Externí odkaz:
https://doaj.org/article/02224618d0884d45ac7a7bdd307a001a
Akademický článek
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Akademický článek
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Akademický článek
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Akademický článek
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Autor:
Mandke, Aparna
The number of processor cores and on-chip cache size has been increasing on chip multiprocessors (CMPs). As a result, leakage power dissipated in the on-chip cache has become very significant. We explore various techniques to switch-off the over-allo
Externí odkaz:
http://etd.iisc.ernet.in/handle/2005/2485
http://etd.ncsi.iisc.ernet.in/abstracts/3207/G25417-Abs.pdf
http://etd.ncsi.iisc.ernet.in/abstracts/3207/G25417-Abs.pdf
Autor:
Suleyman Tosun, Ozcan Ozturk
Publikováno v:
High-Performance Computing on Complex Environments
This chapter explores the possibility of using heterogeneous chip multiprocessors (CMPs) for network and system security. It proposes an integer linear programming (ILP)-based methodology to mathematically analyze and provide heterogeneous CMP archit
Externí odkaz:
https://explore.openaire.eu/search/publication?articleId=doi_dedup___::bf579cddc513266bd98f13ec0a4877f9
https://hdl.handle.net/11693/38238
https://hdl.handle.net/11693/38238
Autor:
Subramanyan, Pramod
Relentless CMOS scaling coupled with lower design tolerances is making ICs increasingly susceptible to transient faults, wear-out related permanent faults and process variations. Decreasing CMOS reliability implies that high-availability systems whic
Externí odkaz:
http://etd.iisc.ernet.in/handle/2005/2227
http://etd.ncsi.iisc.ernet.in/abstracts/2840/G24426-Abs.pdf
http://etd.ncsi.iisc.ernet.in/abstracts/2840/G24426-Abs.pdf
Akademický článek
Tento výsledek nelze pro nepřihlášené uživatele zobrazit.
K zobrazení výsledku je třeba se přihlásit.
K zobrazení výsledku je třeba se přihlásit.
Synthesis of Predictable Networks-on-Chip Based Interconnect Architectures for Chip Multi-Processors
Autor:
G. De Micheli, Srinivasan Murali, David Atienza, Salvatore Carta, Luigi Raffo, Paolo Meloni, Luca Benini
Today, chip multiprocessors (CMPs) that accommodate multiple processor cores on the same chip have become a reality. As the communication complexity of such multicore systems is rapidly increasing, designing an interconnect architecture with predicta
Externí odkaz:
https://explore.openaire.eu/search/publication?articleId=doi_dedup___::ceb279addeab7b6cc99d7ef3eb0abf03
http://hdl.handle.net/11585/49229
http://hdl.handle.net/11585/49229