Matrix multiplier architecture for QC-LDPC code with minimum FPGA block RAM resource using

Publikováno v: Вестник Томского государственного университета. Управление, вычислительная техника и информатика. 2021. № 55. С. 103-111

Рассмотрена архитектура построения декодера QC-LDPC кодов на основе алгоритма распространения дове-рия для кода с изменениями скорости ко

Externí odkaz: https://explore.openaire.eu/search/publication?articleId=od______3810::2e5e4c5a95dbe6843479d3008c91f402
http://vital.lib.tsu.ru/vital/access/manager/Repository/koha:000719635